News AMD Ryzen 5000: Angeblich vier neue Modelle und purzelnde Preise

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Ernst gemeinte Frage, macht es da nicht mehr Sinn, noch ein halbes oder ganzes Jahr länger auszuharren und dann diese CPU noch einmal spürbar günstiger zu bekommen?

Denk ich mir auch. Ob der x3d das noch wert wäre, für 500€ oder was? Ich weiß es nicht, steige aber die Tage vom 2600 auf einen 5800x gebraucht für 260€ um. Vielleicht krieg ich auch noch was für den Alten.
Ich finde das lohnt sich mehr für mich, vor allem weil selbst der 2600 eher selten limitiert bisher.

 

[I'm unknown]

Der Cache verringert das RAM-Limit, da hast du Recht.

Rein darauf war das gar nicht bezogen, sondern dass ich die Vermutung habe mit dem 3D Cache wird das IF (mehr) zur Bremse - da hängt nicht nur der RAM dran.

Aber du scheinst massiv zu unterschätzen, wie sehr RAM heutzutage bereits limitiert.

Nein - und ich versuche auch regelmäßig zu erklären wie weit weg für eine CPU selbst die tollste PCIe 4.0 SSD ist .

Nicht umsonst gibt AMD an, dass im Durchschnitt +15% Zuwachs zu erwarten sind.

Und genau deshalb bin ich auf die Benchmarks so neugierig. Es gibt ja auch Szenarien in denen ein (noch) größerer Cache gar nichts bringt weil die Sprungvorhersage gut genug funktioniert und/oder der Cache groß genug ist.

Doch, das ist alles geklärt. Siehe meine vorigen Ausführungen.

Hast du da einen Link (z.B. das Video welches du erwähnt hast)?

 

[Colindo]

@I'm unknown Hmm, ich denke die Infinity Fabric tut hier nicht viel, da der Cache ja direkt am Core sitzt.

Das Video ist das hier:

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[Nebula2505]

Finds schade, dass der 5500 anscheinend nen 5600G ohne SMT sein soll, wenn es ein 5600X ohne SMT wäre, wäre es beim richtigen Preis ne gute CPU, aber mit so wenig Cache wird der i3 vor allem in der Tray Version, die ja mittlerweile auch 3 Jahre Garantie hat locker Preis/Leistungsmäßig gewinnen, nichtmal 100€ und deutlich mehr Gamingleistung, da der i3 selbst den 5600G mit SMT in fullhd um 7% schlägt. Board muss man halt beim i3 mit 95€ rechnen und mit CPU dann nichtmal 195€. Das was für und gleichzeitig gegen den 5500 spricht ist, dass er kein PCIE4.0 unterstützt, heißt wenn man wirklich nicht upgraden will, kann man sich halt easy ein 50€ B450 board rauslassen oder wenn man upgraden will für knapp 80€ ein B550 board.

i3 100€ + H610 board 95€ + 10€ Kühler = 205€
Ryzen 5 5500 ca. 130€? + B450 50€ = 180€ (kein PCIE4.0, weniger Gamingleistung, schlechterer Kühler, schlechterer Upgradepath)
Ryzen 5 5500 ca. 130€? + B550 80€ = 210€ (kein PCIE4.0 mit der CPU erst bei Upgrade, weniger Gamingleistung, schlechterer Kühler, immer noch schlechterer Upgradepath)

In fast jedem Fall ist der i3 die bessere Alternative, wirklich außer im Mindstar ist wieder so ein B450 für 30-40€ und wenn der Ryzen unter 120€ kostet, dann würde ichs verstehen, oder wenn man eben schon im Besitz eines älteren AM4 boards ist, aber dann muss man ja gezwungenermaßen eine schlechtere CPU als den Ryzen 5 3600 besitzen, dass sich das Upgrade lohnt. Hat man zum Beispiel einen 1600 und bekommt den für 80-90€ weg, ist das Upgrade nicht super schlecht, aber selbst dann kommt man im Multi core nicht mehr als +20% raus, also sogar eher Upgrade für 1200, 1400 und 2400G, 3400G, die sehr wenige haben. Deswegen wie gesagt nicht super interessant, die meisten, die solche CPUs haben haben schon geupgradet und haben durch den 5500 kein wirkliches Leistungsplus oder sie kaufen neu und die Intel Alternative ist einfach besser, da muss wie schon gesagt ein sehr gutes Angebot für ein Mainboard kommen, dass sich das im Vergleich zum i3 lohnt, belehrt mich des besseren, gerne euren Senf dazugeben

 

[bensen]

Auf die Ryzen 5 5600 und Ryzen 7 5700X kann ich mir momentan keinen Reim machen.

Früher oder später muss AMD die Preise anpassen.

Niedrigere Preise ohne bisherige Modelle im Preis senken zu müssen.

Der IOD wird in 12 nm gefertigt weil es keinen Sinn ergibt diesen in 7 nm zu fertigen. Der IOD wäre in 7 nm genauso groß und wegen den höheren Waferpreisen erheblich teurer.

Sinn würde es schon ergeben. Kleinere Fläche und höhere Energieeffizienz. Im IO Die ist ja auch Logik und SRAM vorhanden und besteht nicht nur aus PHY. Etwa 40% (geschätzt vom die Shot) profitiert von einem shrink. Klar, im Vergleich zum Chiplet ist das mager, aber es ist nicht so, als wäre das komplett nutzlos. Es war bisher aber einfach viel zu teuer und die Kapazität knapp. In Zukunft wird der IO Dir sicher auch geshrinkt. Natürlich nie im aller neuesten Node, das ist klar.

Es eignen sich nicht alle Chiplets für die EPYCs, deshalb fallen immer Chiplets für Ryzen an.

Überleg mal wie viele ryzen AMD verkauft. Der Großteil davon würde auch für Epyc taugen.
Man bedient eben was nachgefragt ist und nicht nur das hochpreisige Segment.

Ich denke nicht dass AMD die AM5-Chipsets auf 7 nm fertigen lässt. Wenn AMD das Chipset selbst herstellt werden sie es IMHO auf 14 nm herstellen.

Der Gigabyte leak zeigte einen recht kleinen Genoa IO Die. Wenn das kein Fake ist, dann ist der garantiert in 7/6 nm. Der ist minimal kleiner als der Rome IO Die, hat aber 50% mehr MC und IFOP.

Was mich ein bisschen nachdenklich macht ist dass das X670-Chipset nicht gekommen ist. War es eine Ente oder war AMD mit dem X670-Chipset unzufrieden und hat es eingestampft?

Ente. Was hätte der denn bringen sollen? Der x570 hätte ja alles was das Herz begehrt.

Ergänzung (8. März 2022)

Was bringt PCIe 5.0 beim x16er Grafikkarten Slot und warum nimmt man nicht noch den ersten M.2 dazu, wenn Storage das Einzige ist was profitiert?

Welche SSD würdest du da einbauen wollen, die davon profitiert? Zukünftige GPUs werden auch profitieren. Ja, es wäre toller gewesen 20 Lanes auf PCIe 5.0 zu setzen. Das sind einfach wirtschaftliche Entscheidungen. Zudem ist der PEG Slot am nächsten dran am Sockel und damit die Boards einfach umzusetzen. PCIe 5.0 quer übers Board geht nur mit aktiven Komponenten die momentan wahrscheinlich mehr als teuer sind.

Warum bindet man nicht gleich den Prozessor mit PCIe 5.0 an den Chipset und spart sich mehr Prozessor Lanes für was Sinnvolles?

Siehe oben, weil kompliziert. 8x PCIe 4.0 ist billiger. Man hätte ja dann auch den Chipset 5.0 spendieren müssen.

Also das hat man bei der Einführung von Ivy mit Z77 geschicker gelöst. Da gabs aufgrund der gestiegenen PCIe Bandbreite gleich mal Sinnvolles wie USB 3.0 oder Thunderbolt neben dem 3.0er Graka Slot.

Keine Ahnung was du meinst. Der Z77 ist mit PCIe 2.0 angebunden wie sein Vorgänger auch. Nur die 16 CPU Lanes sind auf 3.0. so wie jetzt bei Alder Lake

Und wiso sollte AMD den IO Die nich wieder missbrauchen? Der wird diesmal wohl in 7NM produziert und damit auch relativ sprsam. Und dann kann man natürlich PCIe 5.0 all in gehen.

Ist teuer. Vielleicht machen sie es wieder. Der Z690 hat auch extrem zugelegt, da muss AMD schon was ordentliches zaubern. Ein kleines Update des B550 reicht definitiv nicht.

 

[ETI1120]

Ich denke du hast da an der Stelle bereits ein falsches Bild im Kopf. Es gibt keine Leitungen durch das strukturelle Silizium. Es gibt keine "neue Oberfläche". Der Chiplet ist weiterhin so verdrahtet wie vorher, nur sitzt obendrauf ein Cache-Chiplet, dass mit den TSVs verbunden ist.

Ok. Ich habe mir das ganze noch Mal bei Hardwareluxx angeschaut.

Ich habe es bisher immer falsch verstanden. Aber die meisten Grafiken sind mißverständlich. Sie suggerieren dass die Rückseite des L3-Caches auf die aktive Seite des CCD aufgesetzt wird. Richtig ist:

1. Das L3-Cache-Chiplet wird abgeschliffen.
2. Das CCD wird so weit abgeschliffen, bis die TSV auf der Rückseite freiliegen.
3. Die aktive Seite des L3-Cache-Chiplets wird auf die Rückseite des CCD aufgesetzt.
4. Das strukturelle Silizium wird aufgebracht um eine plane Ebene zu erzeugen.
5. Auf diese Ebene ein Support-Silizium aufgebracht.

Im Vergleich zum normalen CCD bleibt der Abstand zwischen aktiver Seite des CCDs und der gekühlten Seite gleich. Den Unterschied in der Wärmeleitung machen die beiden Kontaktebenen aus. Eventuell kann man durch die Materialwahl etwas kompensieren.

 

[Vincy]

Ryzen 5 4500 and the Ryzen 3 4100
https://www.techpowerup.com/292657/...han-four-new-ryzen-5000-series-chips-in-march

 

[Colindo]

@ETI1120 Ja genau, die animierten Grafiken sind fast immer irreführend. Die Folie, die du da gefunden hast, ist tatsächlich super, um das genau darzustellen. Den Teil mit dem Support Silicon wusste ich nämlich auch noch nicht. Ich dachte VCache+Dummies wären die oberste Schicht.

Und ja, die zwei Kontaktstellen sind dann der einzige wärmetechnische Unterschied.

 

[Postman]

wie meinen ?

Seit Ryzen 3000 eigentlich so gar kein Thema mehr.

Merkwürdig - hier ein neues Problem:

AMD kündigt BIOS-Update gegen Stottern unter Windows 10/11 an
Nachdem zahlreiche Nutzer über Performance-Probleme in Verbindung mit einer aktivierten TPM 2.0-Funktion (fTPM) berichtet hatten, hat AMD nun ein BIOS-Update angekündigt. Mit der kommenden Aktualisierung soll das Stottern unter Windows 10 und 11 beseitigt werden.
Trotz diverser Aktualisierungen für Windows 10 und 11 sollen in letzter Zeit auf immer mehr Systemen sogenannte "Stuttering"-Probleme aufgetreten sein. Dabei sollen Rechner mit Ryzen-CPUs und aktiviertem Trusted Platform Module (TPM) kurzzeitig einfrieren. Neben einem stockenden Mauszeiger soll auch der Ton verzerrt abgespielt werden. Welche App dabei ausgeführt wird, scheint keine Rolle zu spielen. Nun hat AMD die Ursache für die Performance-Probleme gefunden und ein BIOS-Update in Aussicht gestellt.

Da ich nicht weiß, ob ich externe Seiten verlinken darf, google einfach mal danach.
Darauf und auf Ähnliches kann ich gerne verzichten, denn Stabilität ist Trumpf.

 

[RaptorTP]

MMhhh, ich hab alles an und "könnte" direkt Win11 installieren.
Muss aber sagen das ich da keine Probleme habe.

Ich bin kein Fanboy, aber was Intel in Vergangenheit mit den treudoofen Kunden abgezogen hat, ist schon krass. Blöd ist natürlich das man eben aufpassen muss bei der Demontage des Kühlers bei AM4

Intel idc-Strategie: only Quad, jedes Jahr 10% mehr Leistung, Sockel Recycling (trotzdem unnötig neues Board kaufen), was kostet die Welt ?,

Da war der AM4 eine willkommene Abwechslung

Zen, Zen+, Zen2, Zen3 - ein Sockel

 

[mibbio]

Zen, Zen+, Zen2, Zen3 - ein Sockel

Bristol Ridge (Ahtlon X4 940/950/970 mit Excavator-Kernen / 4. Bulldozer-Generation) gab es auch noch für AM4- Also effektiv 5 CPU-Generationen, wenn auch nicht jede CPU mit jedem Chipsatz geht (teils vom BIOS abhängig).

 

[ETI1120]

Sinn würde es schon ergeben. Kleinere Fläche und höhere Energieeffizienz. Im IO Die ist ja auch Logik und SRAM vorhanden und besteht nicht nur aus PHY. Etwa 40% (geschätzt vom die Shot) profitiert von einem shrink. Klar, im Vergleich zum Chiplet ist das mager, aber es ist nicht so, als wäre das komplett nutzlos. Es war bisher aber einfach viel zu teuer und die Kapazität knapp. In Zukunft wird der IO Dir sicher auch geshrinkt. Natürlich nie im aller neuesten Node, das ist klar.

Was Du schriebst ist alles richtig. Aber das eigentliche Problem ist ein anderes:
Die Größe des IOD wird von der Größe der Bumps (Kontakte) und der erforderlichen Anzahl der Bumps bestimmt. Das hat Gabriel H Loh richtig gut erklärt.

Die neuen Packingverfahren verwenden Microbumps und erreichen damit eine erheblich höhere Kontaktdichte. Damit ist die Kontaktfläche nicht mehr der limitoerende Faktor und damit kann AMD die höhere Dichte des kleineren Nodes auch anwenden.

Überleg mal wie viele ryzen AMD verkauft. Der Großteil davon würde auch für Epyc taugen.
Man bedient eben was nachgefragt ist und nicht nur das hochpreisige Segment.

Das war zu Beginn mit Zen 2 sicher der Fall.
Aber der Absatz der EPYCs ist im letzten Jahr massiv gestiegen. Und somit werden viel mehr CCDs für die Server benötigt.

Ein großer Anteil des Umsatzes macht die Client-Sparte mit APUs für Notebooks und fürs OEM-Geschäft. Hier hat sich in den letzten Quartalen der Umsatz auch eher in Richtung APUs verschoben.

Der Gigabyte leak zeigte einen recht kleinen Genoa IO Die. Wenn das kein Fake ist, dann ist der garantiert in 7/6 nm. Der ist minimal kleiner als der Rome IO Die, hat aber 50% mehr MC und IFOP.

Der springende Punkt ist, dass mit FOPLP eine deutlich höhere Kontaktdichte möglich ist. Deshalb ist es möglich trotz deutlich mehr Kontakten die Fläche des sIOD zu reduzieren. Und der Wechsel auf N6 ermöglich das schrumpfen der Schaltungen und das Übernehmen der IP aus den RDNA-GPUs bzw. den APUs.

Beispiel eines Chips mit ball grid array und FOWLP bzw. FOPLP

Die Solderballs zum Substrat entsprechen der bisherigen Größe der Bumps an den Dies.

Der RDL (orange) wird mit erheblich feineren Strukturen als das Substrat hergestellt. Damit können an den Dies Microbumps verwendet werden. Die Microbumps sind hier so klein, dass sie gar nicht dargestellt werden.

Die Grafik habe ich von der TSMC Website. Leider sind die Erklärungen von TSMC zu CoWoS und InFO so schlecht, dass man sie nur dann versteht, wenn man die Verfahren an sich verstanden hat. Ich denke nicht dass AMD bei Packaging der Zen-4-Chiplets bei TSMC macht. Ich denke es wird bei ASE stattfinden.

Ente. Was hätte der denn bringen sollen? Der x570 hätte ja alles was das Herz begehrt.

Von der Feature Seite her ja.

Ein als Chipset entworfener IC wäre kleiner und damit billiger geworden.

 

[bensen]

Was Du schriebst ist alles richtig. Aber das eigentliche Problem ist ein anderes:
Die Größe des IOD wird von der Größe der Bumps (Kontakte) und der erforderlichen Anzahl der Bumps bestimmt. Das hat Gabriel H Loh richtig gut erklärt.

Er erklärt warum PHY generell schlecht skalieren. Er sagt nicht, dass der IO Die Pad limitiert ist und ein shrink nicht möglich ist.
Ich kenne auch keine Analyse, die den bisherigen Bump pitch zeigt.

Die neuen Packingverfahren verwenden Microbumps und erreichen damit eine erheblich höhere Kontaktdichte.

Noch ist über das Packaging von Genoa rein gar nichts bekannt.

Damit ist die Kontaktfläche nicht mehr der limitoerende Faktor und damit kann AMD die höhere Dichte des kleineren Nodes auch anwenden.

Und trotzdem sagst du sie werden es nicht tuen.
Edit: du hast vom Chipset und nicht vom IO Dir besprochen.

Das war zu Beginn mit Zen 2 sicher der Fall.
Aber der Absatz der EPYCs ist im letzten Jahr massiv gestiegen. Und somit werden viel mehr CCDs für die Server benötigt.

Völlig unerheblich. Es sind trotzdem immer noch extrem viele Ryzen CPUs. Wie schlecht soll bitte die Yield sein, wenn der Großteil nicht Epyc tauglich wäre.

Von der Feature Seite her ja.

Ein als Chipset entworfener IC wäre kleiner und damit billiger geworden.

Ja klar, dann wäre der aber recht zeitig gekommen und der x570 nur als Übergang. Die Gerüchte zu dem potentiellen x670 waren alle Banane.

 

[Madmax]

Den 5700 hätte ich mir früher erhofft wie die Serie rauskam. Mal schaun wie der und der 5800X3D werden.

 

[Vincy]

AMD Ryzen 7 5800X3D for 449 USD​

https://videocardz.com/newz/amd-ryzen-7-5800x3d-to-cost-449-launches-april-20

5500 is based on Cezanne silicon, while 5600 is based on Vermeer. Ryzen 4100 and 4500 Renoir-X parts with the iGPU disabled.
X3D will all become available in April. There is also a talk about official Ryzen 4000/5000 support for AMD 300 series motherboards coming at a same time, however we do not have any details yet.


Es sollen auch noch Ryzen 7 5700 und Ryzen 3 5100 based Cezanne kommen.
https://wccftech.com/amd-ryzen-5000-4000-am4-desktop-cpu-refresh-prices-specs-leak-zen-3-zen-2/

 

[RaptorTP]

joar ... wird wohl der 5700x bei mir.

 

[Philste]

449€ für den X3D ist tatsächlich weniger als ich dachte. Aber kontert AMD wirklich mit ZEN 2 den Alder Lake i3?

 

[hongkongfui]

Preis fällt schneller, als ich gehofft habe.
5600X für 199,- inkl. im Mindstar.

 

[ETI1120]

Noch ist über das Packaging von Genoa rein gar nichts bekannt.

https://semianalysis.com/advanced-p...se-sony-micron-skhynix-ymtc-tesla-and-nvidia/

"There have been quite a few rumors that AMD will move to fan out packaging for their upcoming Zen 4 client (pictured above) and server CPUs. SemiAnalysis can confirm that Zen 4 based desktop and server products will use a fan out. This fan out will then be packaged traditionally on top of a standard organic substrate which will have LGA pins on the bottom of this. The company packaging these products and technical reason for moving to fan out will be revealed behind the paywall."​

Es läuft auf FOCoS von ASE oder auf InFO-RDL von TSMC raus. Ich tippe auf ASE.

Mit Fan Out meint er Fan Out Wafer Level Packaging bzw. Fan Out Panel Level Packaging. So wie ich es verstehe setzt TSMC eher auf FOWLP während ASE auf FOPLP setzt.

Die Alternative mit Silizium Interposer ist zu teuer. Beispiel ist das oft genannte CoWoS von TSMC.

Eine Kombination aus FOPLP mit Silizium Brücken wäre billiger ist aber mit der geleakten Geometrie von Genoa nicht umsetzbar. So viel ich weiß setzt AMD diese Variante mit ASE als Packing Partner bei den MI200 ein.

FOPLP ist relativ preiswert. Bietet trotzdem deutlich bessere elektrische Eigenschaften als die bisherige Lösung mit dem Substrat.

 

[bensen]

Ich bin gespannt. Die Zukunft wird echt spannend. Die ganzen advanced packaging Technologien bringen nochmal Pfeffer in die Entwicklung. Jetzt ist nicht mehr nur das Kern Design interessant, jetzt ist vor allem auch die Die to Die Verbindung relevant.
Saphhire Rapids soll ja erheblich kürzere Inter-Die Latenzen haben als Milan. Ich bin gespannt wie Genoa sich hier verbessert.