r4yn3
https://www.techpowerup.com/231093/...e-controller-improves-minimum-and-average-fps
Klar ist ein CacheController eine Anwort auf die "nur 8GB". Es macht einen Unterschied, ob eine Grafikkarte wie bisher einfach alles in den VRAM kopiert und erst, wenn dieser voll ist in den Arbeitsspeicher und dann zu den Ruckler kommt, weil mache Texturen über den PCI-E laden muss
oder
wenn die Grafikkarten, wie bei den CPUs seit Generationen üblich, die wichtigsten Daten in den Cache speichert und weniger wichtige Daten in den Hauptspeicher und bei Bedarf rechtzeitig Texturen aus den Hauptspeicher zieht.
Somit wird der PCIE-Flaschenhals im "optimalsten" Fall beseitigt.
Dazu kommt noch die Frage, wieso hat AMD einen neuen Compiler für GCN 5.0 entwickelt. Nur wegen der Änderung des Shaders ?
Wieso hat AMD den Farbric Bus eingeführt, der zur Kommunikation verschiedene Bausteine intern eines Chips verwendung findet ?
HBCC in jedem Szenario 100% Vram Überlaufen kompensiert?
Aha, woher kommen denn die 100% aufeinmal her, aus deinem oder meinen Mund. Wie ich schon sagte, AMD spricht von 50%.
Statt 16GB HBM braucht man in idealen Fall 50% => 8GB HBM
Die TI hat 11GB VRAM.
AMD müsste also mindestens 3GB durch den HBMCC einsparen um ähnliches zur TI anbieten zu können.
@Verak
Wo habe ich das geschrieben ?
Ich habe geschrieben, HBMCC wird mit Sichherheit nicht nur für Vega Verwendung finden, sondern auch für kommende andere Produkte, so wie auch APUs.
Ich habe nur gesagt, dass der HBMCC speziell für die APUs Sinn macht, weil man im Gegenteil zu den GPUs bei den APUs durch den DDR SI auf GrafikSeite einfach ausgebremst wird.