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NewsChip-Fertigung: Samsung baut die 4-nm-Kapazitäten deutlich aus
Die Produktionsfehler werden beim Entwurf und bei der Verarbeitung bereits berücksichtigt. Nach der Produktion läuft ein Schnelltest, und teildefekte Chips werden - sofern möglich - durch vorher vorgesehene Mechanismen in Hardware unwiderruflich teildeaktiviert und so zu "einfacheren" Produkten verwertet. Das geht aber nicht immer bei allen Defekten, und bei Chiplet-/Tile-Designs auch noch eingeschränkter als bei Monolithen.
Also normalerweise hast du bei so etwas ja immer auch Teildefekte Chips. Wenn bei einem 5950X ein paar Kerne nicht funktionieren, wird halt am Ende ein 5800X drauß. Das ist eigentlich gang und gebe.
Denke auch mal, das damit kompletter Ausschuß gemeint ist.
Da lassen sich dann ganz gut kleine Chips als Testlauf produzieren. Wie beim RX 6400/6500 Chip
Die Strukturangaben ("3nm") sind zu einem puren Marketing-Gag verkommen und losgelöst von jeglichen physikalischen Fertigungsgrößen. Wobei seit FinFET nicht mehr nur die planaren Maße maßgeblich sind.
Auf die physikalischen Fertigungsgrößen waren die Angaben tatsächlich nie bezogen. Da geht es um die Kanallänge bei einer fixierten und seit Jahrzehnten unveränderten Overdrive Spannung über der Schwellenspannung beim LVT Modell.
Intel hatte damals beim ersten Finfet versucht Druck auf die ITRS auszuüben und einen angepassten Spannungswert zur Messung zu nehmen. Damit standen sie allerdings ziemlich alleine da und sind schlussendlich gegenüber der ITRS eingeknickt.
Intels 10nm Fertigung z.B. wurde gegenüber der ITRS und in den entsprechenden Berichten auch immer als 7nm class node geführt, während Samsungs 4nm node bei der ITRS als 7nm class gemeldet und einsortiert ist.
Letztendlich sind die ITRS Angaben die ja auch von den entsprechenden VLSI Teams genutzt werden auch deutlich kritischer, als die eher Marketing orientierten Angaben an die Presse.
Wird aber tatsächlich gar nicht so selten so verwendet.
Ergänzung ()
7H0M45 schrieb:
Also normalerweise hast du bei so etwas ja immer auch Teildefekte Chips. Wenn bei einem 5950X ein paar Kerne nicht funktionieren, wird halt am Ende ein 5800X drauß. Das ist eigentlich gang und gebe.
Wenn der Chip gar nicht funktioniert kann er meines Wissens nach nur verschrottet werden, Recycling dürfte zu teuer sein. Da sind ja letztlich verschiedene Materialien hauchdünn miteinander vermischt
Äh, richtig gemeint, falsch gemacht: Ein 5950X besteht aus 2 Dice, daher wird daraus definitiv kein 5800X. Die werden vorher schon sortiert.
Aus einem 5800X Dice (der 2x auch für einen 5950X dienen würde) könnte bei Teildefekt ein 5600X (oder 5900X) werden. Ein 5800X hat keine 2 Dice.
Auf die physikalischen Fertigungsgrößen waren die Angaben tatsächlich nie bezogen. Da geht es um die Kanallänge bei einer fixierten und seit Jahrzehnten unveränderten Overdrive Spannung über der Schwellenspannung beim LVT Modell.
Ich bin da kein Experte, hatte aber (ich glaube bei Anandtech oder Digitimes) gelesen, dass sich die Angabe ursprünglich auf den "metal gate pitch" bezog. Das ist natürlich nur eine wichtige von vielen Charakteristika eines Fertigungsprozesses. Mit "gate all around" wird es dann nochmal komplexer.
Ich bin da kein Experte, hatte aber (ich glaube bei Anandtech oder Digitimes) gelesen, dass sich die Angabe ursprünglich auf den "metal gate pitch" bezog.
Das ist so nur für die absolute Anfangsphase der ITRS richtig, auch wenn der Overdrive relativ zur Schwellenspannung lange Zeit so gering war, dass die Größen fast übereinstimmten.
