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NewsCo-EMIB, Foveros und ODI: Intel spricht über neue Packaging-Technologien
Intel hat auf der SemiCon West 2019 über neue Packaging-Technologien gesprochen. Auf Basis von EMIB und Foveros will Intel mit Co-EMIB sehr komplexere Designs mit bis zu 36 Chiplets realisieren können. Darüber hinaus würde Co-EMIB das Chipdesign mit mehreren Layern aber auch flexibler machen.
Das klingt zwar alles sehr beeindruckend, aber so klangen die Versprechungen zur 10nm-Fertigung anfangs auch. Intel wird also erst beweisen müssen, dass sie die Theorie auch tatsächlich in die Praxis umsetzen können.
Intel schon wieder. Die sollen mal 10 nm erfolgreich ans Laufen bekommen bevor die über sowas reden. Aber reden ist ja bei Intel das einzigste was die hin bekommen.
Das klingt zwar alles sehr beeindruckend, aber so klangen die Versprechungen zur 10nm-Fertigung anfangs auch. Intel wird also erst beweisen müssen, dass sie die Theorie auch tatsächlich in die Praxis umsetzen können.
Nochmal so ein Ding kann sich auch Intel sicher nicht leisten. Die werden schon liefern. Oder sich total lächerlich machen, aber das kann ja nächstes Jahr schon im GPU-Sektor passieren wenn sie den dritten Anlauf auch versemmeln.
Hab ich mich auch gefragt. Meine erste Idee war: Es gibt dann keine "Backplate", auf der Rückseite sitzt dann der zweite Kühler. Die Gehäuse müssen dann halt doppelt so breit werden.
Es klingt aber teilweise auch so, als würden nur bestimmte, spezielle Funktionen in eine zweite Schicht ausgelagert, eventuell Dinge, die weniger Abwärme erzeugen oder es kommt eine Wärme leitende Schicht dazwischen. Haben SSDs mit 3D NAND nicht auch 96 Layer und mehr ohne dass die Layer in der Mitte zerkochen?
Es war lächerlich, da sie mittelfristig auch anfangen werden CPU cluster zu bauen.
Aber was das mit dem Thema zu tun hat sehe ich auch nicht so recht. Stacking Im CPU Bereich wäre mal was neues und wenn es damit vorwärts geht, wieso nicht. Intel muss aber langsam mal liefern.
Es geht genau darum, daß es unabhängig vom eingesetzten Prozess ist und man keine kompletten Chips für jede Speziallösung zu fertigen braucht. Schon allein, wenn sie die FPGAs auf ihre Xeons platzieren, werden sie Techniken wie diese brauchen.
War ich wohl zu langsam für die offensichtliche "Glued Together"-Lästerei
Unabhängig davon klingt das ganze aber durchaus interessant und nach nem guten Weg, die Latenzen zwischen den Dies und scheinbar ja sogar auch die Fertigungskosten zu verringern. Was so ein bisschen Konkurrenz doch ausmachen kann, soviel Innovation gabs bei Intel die letzten 5 Jahre zusammengenommen nicht
Ich sehe aber nur Chiplets, die man auf einen aktiven Interposer lötet. Das sind gerade einmal 2 Lagen. Bei weitem nicht so spektakulär, wie es immer klingt, aber deutlich einfacher zu kühlen
Die 2 wirklich großen Neuerungen sind eher:
Man nutzt erstmals aktive anstatt passive Interposer.
Man kann mit Hilfe der EMIB Brücken mehrere Interposer untereinander verbinden.
Intel hat schon interessante Technologien, allerdings befürchte ich das dies hier nicht Ringbus kompatibel ist. Da bräuchte man eher etwas wie bei AMD. Dann ist bei Intel aber auch die Zeit der besseren Latenzen vorbei.
Vor allem im zweiten Video siehst du gut, wie sowas dann am Ende hergestellt wird. Es werden einzelne Dies auf ein Wafer gelötet, mit "irgendwas" ausgefüllt und dann wieder passend geschliffen. Diese Füllmittel sorgen dann auch dafür, dass sich Wärme ausbreiten kann und letztlich über einen Heatspreader und Kühler abgeführt werden kann.
Natürlich heizen sich einzelne Schichten gegenseitig auf, das passiert aber bei HBM oder SSDs auch schon seit Jahren.
Winder schrieb:
Immer wird groß vom 3D Stapeln geschrieben. Ich sehe aber nur Chiplets, die man auf einen aktiven Interposer lötet
Mit 3d Packaging ist ja auch das erste Video gemeint, bei Desktops oder Servern macht eine solche Form von Packaging eher weniger Sinn. Hier geht es dann eher darum aus vielen kleinen Dies, mit unterschiedlichen Anwendungsbereichen und unterschiedlicher Fertigung einen Chip zu bauen.
AMD hat es ja mit Ryzen 3xxx und Rome wunderbar gezeigt, aber hier packt man halt keine 8 Chiplets auf eine CPU sondern 36.
Damit hier nicht der falsche Eindruck erweckt wird.
Ich sehe bei Intel bei weitem nicht so viele Lagen.
Um beim HBM Beispiel zu bleiben.
Dort hat man ein Base Die und darauf wird eine Lage Chips drauf gelötet. Die sind aber nicht gestapelt, sondern liegen nebeneinander auf dem Base Die. Damit ist die Wärmeabfuhr auch deutlich einfacher.
Beim Speicher ist das kein so großes Problem, da er viel weniger Wärme erzeugt.
Um beim HBM Beispiel zu bleiben.
Dort hat man ein Base Die und darauf wird eine Lage Chips drauf gelötet. Die sind aber nicht gestapelt, sondern liegen nebeneinander auf dem Base Die.
Die Gehäuse müssen dann halt doppelt so breit werden. 
