News Co-EMIB, Foveros und ODI: Intel spricht über neue Packaging-Technologien

[Winder]

HBM ist doch Stapelspeicher, also besteht aus mehrern Lagen?

Ich meinte damit jetzt die Intel Technik.

Habe zum Erklären nur ein paar Begriffe von dem HBM Bildchen geklaut.

 

[yummycandy]

Ich meinte damit jetzt die Intel Technik.

Habe zum Erklären nur ein paar Begriffe von dem HBM Bildchen geklaut.

Achso. Was man aber nicht sieht ist, daß in den Packages schon teilweise gestapelt wird.

 

[Winder]

Meinst du im Chip selbst?

Da ist doch nur eine Schicht mit Schaltungen, die wirklich Rechnen. Darüber kommt dann noch fast ein Dutzend Lagen Metall Layer. Aber das sind nur Leiterbahnen, die unterschiedliche Bereiche des Chips miteinander verbinden oder Signale nach außen führen.

Oder gibt es da noch etwas anderes?

 

[xexex]

Ich meinte damit jetzt die Intel Technik.

Du muss dir das Bild/Video anschauen und nicht das zweite, bei dem es um Server CPUs geht.

Mit zwei Lagen Speicher wie im Video gezeigt, macht es immerhin vier Lagen, die übereinander gestapelt wären.

EDIT: Hier sieht man es wie im Video.

 

[yummycandy]

Oder gibt es da noch etwas anderes?

Noch keine fertigen Produkte, aber jede Menge Tests. Insofern wird Intel das auch getestet haben.

 

[Qarrr³]

Einfach ein zweiten auf den ersten 9900k. Klingt doch super.

Nächstes Jahr wird Samsung das für Intel produzieren und wir bekommen endlich mal wieder einen shrink.

 

[Winder]

Du muss dir das Bild/Video anschauen und nicht das zweite, bei dem es um Server CPUs geht.
Anhang anzeigen 799340

Mit zwei Lagen Speicher wie im Video gezeigt, macht es immerhin vier Lagen, die übereinander gestapelt wären.

So wie ich Lakefield verstanden habe, werden dort Compute Chiplets auf das Base Die gelötet. Die Foveros sind dabei die "Lötpunkte". Das ganze wird dann unten in ein leeres Package Gehäuse gelötet. Oben im Package wird der Speicher befestigt. Das ganze kommuniziert dann über normale Leiterbahnen, die im Package verlaufen. Also von der Oberseite über die Seitenwände in den Boden des Packages. Ich glaube das nennt sich FlipChip und wird schon seit längerem verwendet. Das ist vor allem eine Technik, die Platz sparen soll bei sehr kompakten Geräten verwendet wird, weil man nun keinen Speicher mehr neben dem Chip platzieren muss.
Aber, bei dieser Technik gibt es keine direkte Verbindung zwischen der CPU und dem Speicher, außer über die Leiterbahnen im Package. Damit unterschiedet sich die Technik elektrisch nicht von einer Variante, bei der alles nebeneinander liegt.
Wie gesagt, dabei geht es nur um die Platzersparnis, dafür bekommt man dann aber thermische Probleme. Ein kleiner mobil Prozessor ist damit sicherlich möglich, aber kein Hochtakt Kernmonster mit über 100W Verbrauch.

 

[Der Nachbar]

Sobald intel seine 10/7nm mit diesen Fertigungsverfahren anbieten kann, kann AMD wieder einpacken. Wenn AMD seine Fertigung nicht weiter verfeinert, denn das beherrscht intel und noch FPGAs drauf klatschen, wo irgendwann spezifische Software sich Teile der CPU bis hin zu Datenverbindungen optimal im laufenden Betrieb programmieren und routen kann und eine Hardware Sandbox möglich wird, dann wird es was ganz schickes.

Anstatt 16 Kerne anzubieten,. wäre ein auf latenz optimierter HBM 4GB auf einem 8 Kerner die bessere Wahl von AMD gewesen. Aber wir lieben ja den herauf beschworenen Kernwahn.

Bei den Notebooks wird intel bei dem Chipdesign nochmals vorlegen.

 

[Payne19]

Sobald intel seine 10/7nm mit diesen Fertigungsverfahren anbieten kann, kann AMD wieder einpacken.

Ach und AMD schläft jetzt also solange und schaut nur zu?

 

[yummycandy]

Anstatt 16 Kerne anzubieten,. wäre ein auf latenz optimierter HBM 4GB auf einem 8 Kerner die bessere Wahl von AMD gewesen. Aber wir lieben ja den herauf beschworenen Kernwahn.

Erstens hat TSMC Konkurrenzprodukte zu Intels Lösungen und zweitens hat AMD immer die Möglichkeit HBM aufs Package zu basteln. Nur für Consumerlösungen wäre dieser Weg viel zu teuer gewesen.

 

[Krautmaster]

Intel hat schon interessante Technologien, allerdings befürchte ich das dies hier nicht Ringbus kompatibel ist. Da bräuchte man eher etwas wie bei AMD. Dann ist bei Intel aber auch die Zeit der besseren Latenzen vorbei.

Ringbus ist ja über kurz oder lang eh vorbei, was schlicht in der Natur der Sache liegt. Viele Kerne, langer Ring, hohe Latenzen.
Vielleicht macht man auch ein Mesh aus Chiplets ähnlich von einem CCX die man verbindet. Oder man lagert das ganze Mesh in eine eigene Layer aus.

 

[Smulpa2k]

Chip-Jenga, möge das Stapeln beginnen!

 

[zambolic]

Und wie wird die Wärme abgeführt, wenn über dem CPU-Die noch andere Chips sitzen?

durch nano carbon tubes

 

[Simon]

Intel hat schon interessante Technologien, allerdings befürchte ich das dies hier nicht Ringbus kompatibel ist. Da bräuchte man eher etwas wie bei AMD. Dann ist bei Intel aber auch die Zeit der besseren Latenzen vorbei.

Abwarten.

Aktuell haben wir bei Skylake X / SP ein 2D-Mesh. Da werden wir in Zukunft sicherlich eine Variante in 3D sehen, wo dann die Wege noch mal kürzer werden.

Ringbus ist tot. Man musste ja schon angefangen bei den größeren Ivy Bridge Ablegern mit zwei und später bei den großen Broadwell-EP/EX gar mit glaube ich sogar vier Ringen arbeiten. Das macht irgendwann keinen Sinn mehr.

Ich denke da gehen die Planungen auch längst weiter. Man hat sicher nicht umsonst letztes Jahr ein Patent für einen CSA eingereicht. Da kommt noch einiges in den nächsten fünf Jahren. Nicht unbedingt primär für den Desktop, aber im HPC/AI-Umfeld wird die Party erst richtig losgehen.

 

[NikoNet]

Hochstapler!

Nein, im Ernst, endlich geht was in der Entwicklung de CPUs.
Das kann nur gut sein für uns.
Designed by Jim Keller?

 

[modena.ch]

Sobald intel seine 10/7nm mit diesen Fertigungsverfahren anbieten kann, kann AMD wieder einpacken.

ROFLMAO, AMD fertigt bereits Chiplets und liefert einen entsprechend potenten und skalierbaren Interconnect.

Was hat Intel da zu bieten ausser gar nichts?
Das muss Intel erst mal hinbekommen.

Hast du das Gefühl AMD schläft bis Intel auch so weit ist?


Topic:
Wie man die Hochstableien kühlen kann?
So zum Beispiel:
https://www.techpowerup.com/256902/amd-files-a-patent-for-cooling-of-3d-stacked-memory

 

[Der Nachbar]

@Payne19
Ja, weil intel hier ein hoch integriertes Chipmonster aufzeigt und Frau Su nicht mal ihr IF zum Chipsatz richtig anbinden kann. Ich nutze auf meinem AMD Brett auch eine Intel AC Netwerkkarte und was kommt von AMD? AM4 läuft auf technischer Sparflamme und nur weil man mit Spielern und Kernen irgendwie Geld machen kann, gibt es noch andere Märkte und einen noch wichtigeren Markt der sich auf zuverlässigen Support verlässt. Da muss AMD beweisen nicht noch AGESA nachzuschieben, weil der Start zu fehlerbehaftet ist. Da nehmen die Kunden sogar die intel Kernschmelzen hin. Wenn AMD ganzheitliche Lösungen wie Centrino mit Support nachreichen kann, der auch intel überlegen ist, dann sehen wir weiter. Die intel Prototypen zeigen hohe Integrität auf, was ja schon beim Core M der Fall und eine technische Herausforderungen bedeutet. Das galt ja auch für AMDs Fury und VEGA.

@yummycandy
Ich will ja nicht nur zocken. 400 bis 500€ für einen 8 Kerner mit SMT mit 4GB HBM finde ich nicht überzogen, wo ja selbst die VEGA nicht mal das Potenzial ausschöpfen kann, weil man den internen Interconnect angezogen aufgelegt hat.

https://www.hardwareluxx.de/index.p...dr4-bandbreite-des-ryzen-3700x-und-3900x.html
Solche Dinge gehen nicht, wenn man bei den Prozessoren schon beim RAM zwischen 3000 und 3200Mhz einen ordentlichen Sprung hat, aber nach oben die Luft für den Nutzer ausgeht. Bei Gaming als einziges Einsatzfeld fällt die Kastration spätestens bei modernen Titeln auf, aber was ist wenn man alle Kerne schon jetzt für andere Szenarien belastet? Solche angezogenen Sparmaßnahmen hat AMD schon beim Hypertransport und zum Speichercontroller hin beim K10 betrieben, anstatt eine Reserve für Lastszenarien anzubieten und nochmals die Latenzen weiter zu senken. Das AMD Chiplet Design ist nicht verkehrt, aber auch nicht konsequent durchdacht.

intel ist zwar ein arroganter Saftladen, aber die pressen ihren Hirnschmalz wenigstens richtig aus, wenn es darauf ankommt.

@modena.ch
AMD hinkt hinter den Möglichkeiten zurück und experimentiert eher mit neuen Technologien, die intel dann mit Feinschliff zur Marktreife bringt. Am Ende war es auch bei der x64 Erweiterung so, Fusion musste auch einstecken und HBM wird bei intel auch besser laufen. Bei nvidia tut es das längst in den Superrechnern, die ja schränkeweise mit AMD Radeon Pros gefüllt sein müssten. So flexibel ist der IF nicht. Ich habe meine Steckkarten Konfiguration der Hauptkomponenten auf die AMD NB über HT angebunden. Also nix, was der IF heute besser verbindet. Wenn AMD seinen X570 über IF angebunden hätte, dann würde man mit der vorangegangenen AM Plattformen stand halten über den gesamten Datenweg geringe Latenzen und ausreichend Durchsatz anzubieten.

 

[yummycandy]

a@yummycandy
Ich will ja nicht nur zocken. 400 bis 500€ für einen 8 Kerner mit SMT mit 4GB HBM finde ich nicht überzogen, wo ja selbst die VEGA nicht mal das Potenzial ausschöpfen kann, weil man den internen Interconnect angezogen aufgelegt hat.

Ist schwierig, hier erstmal etwas anderes anzunehmen. Und das Problem von VEGA liegt nicht in der IF, denn die ist schnell und hat auch geringe Latenzen. Dort war das Problem, daß man die SPs nicht ausgelastet bekommen hat.

Ansich wäre so ein Package mit HBM als Cache schon ganz nett. Nur darauf sind Intel und AMD schon gekommen. Für die kommenten Supercomputer (Frontier und Aurora) werden wohl spezielle Packages mit HBM und GPU verwendet. Zumindest hab ich Bilder von vermeintlichen Prototypen gesehen. Ist allerdings keine Garantie, daß das wirklich so passiert.

 

[Karl S.]

Endlich bekommen die Hochfrequenzkerne eine Lizium-"Hochgeschwindigkeitsverbindung"

 

[Benji18]

Sobald intel seine 10/7nm mit diesen Fertigungsverfahren anbieten kann, kann AMD wieder einpacken. Wenn AMD seine Fertigung nicht weiter verfeinert

erstens sehen wir wie gut Intel fertigen kann ihr 10nm ist noch lange nicht da und AMD fertigt nicht selbst sonder lässt bei TSMC Fertigen und da gibts ende des Jahres schon die erste Prozessoptimierung also 7nm+ ( von N7 auf N7P) bring 5% mehr effizienz. Alternativ könnte AMD auch gleich zum 7nm euv Verfahren wechseln das auch schon bei TSMC angeboten wird das holt nachmal ca. 15-25% effizienz heraus .... tja wird wohl ein hartes Stück Arbeit für Intel da anzuknüpfen wenn man sich 10 Jahre auf seinen lorbeeren ausruht ;-)