Wadenbeisser schrieb:Was soll daran ungewöhnlich sein?
Die Kreuzverbindung von 4 DIE ist eher typisch für ein 4 CPU System, sowohl bei AMD als auch bei Intel, und die Speicheranbindung hängt von der Bestückung ab.
Ungewöhnlich daran war in erster Linie daraus eine CPU zu machen und Rücksicht auf die "mickrige" Speicheranbindung zu nehmen!
Bei einem Intel Numa System hat jede CPU mehrere Speicherkanäle und einen autarken Cache und die Workloads verteilt man möglichst nur auf einzelne Numa Knoten. Serverprodukte wie der SQL Server können mit Numa umgehen und verteilen auch selbsttätig die Datenbanken und den Cache auf die einzelnen Knoten statt Kreuz und Quer alles zu vermischen.
Bei einem Epyc oder TR wurde nun alles anders und einem Numa Knoten "gehören" nur zwei Speicherkanäle oder im schlimmsten Fall gar keine. In "Spezialanwendungen" macht es keinen Unterschied und ein Hyper-V Server würde einfach jede (kleine) virtuelle Maschine zu einem Knoten zuweisen. Leider will weder Epyc noch der TR eine reine CPU für Spezialanwendungen sein und dort fängt dann eben das Problem an.
Im Grunde genommen müsstest du jetzt einen intelligenten "Predictor" im System haben, der erkennt ob eine Applikation viel Bandbreite benötigt, viele Prozesse startet und was und wie dies am besten zu optimieren ist. Ein solches Stück Software hat nun AMD selbst veröffentlicht, aber dies kann nur bedingt den problematischen Systemaufbau kaschieren.
Es wäre halt von Anfang an die beste Lösung gewesen einen zusätzlichen Chip zu nutzen, der alle Speicherkanäle selbst anbindet, mit einem großen L3 Cache bestückt ist und dem System die Aufgabe der Lastverteilung abnimmt. Voila, der IO Chip war geboren!
EDIT: Viel Schwachsinn gelöscht, weil entgegen meiner Vorstellung von so einem Chip, dort kein L3 Cache verbaut zu sein scheint. In meinen Augen gehört auf den Chip ein zentraler L3 oder L4 Cache!
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