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NewsHot Chips 33: IBMs Telum-Architektur setzt auf 32 MB L2-Cache – pro Kern
IBMs neuer z-Chip „Telum“ muss sich nicht hinter x86-CPUs verstecken: Zu den Design-Raffinessen des Mainframe-Prozessor gehören unter anderem 32 MB L2-Cache – pro Kern. Aber auch andere Eigenschaften suchen in der x86-Welt bisher ihresgleichen. Anfang 2022 sollen erste Systeme verfügbar werden.
Vor allem in der industriellen Produktion wird während des Prozesses die Rückseite und der Wafer-Rand (Vorderseite; bis zu 2 mm) mit Lösungsmittel besprüht. Dies soll zum einen Lackansammlungen auf der Rückseite und die Ausbildung einer Lackwulst am Rand verhindern.
Artikel:
Die auf die Prozessoren abgestimmte Software sieht den Cache als physikalisch vorhandenen und über alle Kerne geteilten L3-Cache, wenn sie den Prozessor anspricht.
Wie kann man sich das vorstellen? Kann dann Kern 1 auf die Daten des L2/vL3 Caches von Kern 3, 4, 5 zugreifen?
Hört sich in erster Linie nicht dumm an, zusammen mit der Größe könnte das dann ne echt gute Trefferrate geben. Aber wie wird dann entschieden, welche Daten im Cache von welchem Kern liegen, wenn der Cache als großes ganzes erkannt wird?
Weil im Step-and-Repeat Prozess immer mehrere Dies gleichzeitig belichtet werden. Die Anordnung auf den Belichtungsmasken ist dann natürlich rechteckig, wie hier zu sehen bei einer Maske für 20 Dies:
Rechteckige Maske und runde Wafer ergeben dann einfach den Ausschuss am Rand.
Das klingt jetzt nicht sonderlich beeindruckend, zumal der letzte Chip 2 Jahre alt ist, aus älterer Fertigung stammt und ~1/3 der Transistoren pro Core hatte. Das ist ja fast weniger Fortschritt als Intel CPUs jahrelang zwischen (jährlichen!) Generationen hatte.
Transistorzahlen sind aber wahrscheinlich wenig vergleichbar weil der Vorgänger auf große DRAM L4 Caches gesetzt hat, hier gehen wahrscheinlich die für die großen Caches drauf. Transistordichte hier ist auch Vergleichbar mit den Ampere GPUs auf 8nm Samsung, also immer noch eine ganze Ecke hinter TSMC.
"Groß waren IBMs Prozessoren zum Beispiel schon immer, 530 mm² sind für eine Telum-Chip deshalb keine Besonderheit. 22,5 Milliarden Transistoren bringt IBM auf dieser Fläche mithilfe von Samsung unter"
Die Tatsache, dass dieses zwar für IBM CPUs gilt, bedeutet jedoch auch wieder nicht, dass 22,5 Milliarden Transistoren für eine CPU nicht trotzdem total "gestört" ist, für eine CPU.
Selbst eine RTX2080Ti hatte "nur" 18,6 Milliarden Transistoren und die 4 Milliarden Transistoren von AMD für einen 8 Kern Prozessor, sehen hier eher niedlich aus.
Die Fläche ist, dem Aufwand entsprechend, ordentlich und die Vermutung, dass IBM nicht mit Murmeln spielt, ist ziemlich naheliegend.
Für Maschinen die dazu dienen, Spiele und anderen Firlefanz darzustellen, ist das natürlich nichts.
Ja. Das geht sogar so ähnlich unter IBM Power, da können die Cores meines Wissens nach zwar nicht auf die Caches der anderen zugreifen, aber sie können die Daten geschickt bekommen, wodurch man bei Power selbst Sockel und sogar über Netzwerk systemübergreifend die CPUs in Echtzeit synchronisieren können. Damit kann man auf Power unterbrechungsfrei LPARs ( vergleichbar mit VM und Vmware ) von einer physischen Maschine zu einer anderen bewegen.
Calaphos schrieb:
Das klingt jetzt nicht sonderlich beeindruckend, zumal der letzte Chip 2 Jahre alt ist, aus älterer Fertigung stammt und ~1/3 der Transistoren pro Core hatte. Das ist ja fast weniger Fortschritt als Intel CPUs jahrelang zwischen (jährlichen!) Generationen hatte.
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