News R700: Bessere Skalierung mit neuer PCIe-Bridge?

[Dark Soul]

Also für alle die es nicht wissen

GDDR5 arbeitet mit QDR Quadruple Data Rate ist, wie es schon sagt die 4 fache datenrate, somit kann man den Takt des Ram Bausteins *4 nehmen Man kann über 2 getrennte Lese- und Schreibeports arbeiten und das bei der Positiven und Negativen Flanke (DDR). Diese Technik kommt ja schon beim FSB wie wir ihn kennen seit den P4 Zeiten vor

mfg

 

[SaschaHa]

An dem GPU-Z-Bild lässt sich immerhin erkennen, dass beide Chips auf den gleichen Speicher zugreifen. Die Speicherbandbreite ist halb so groß, wie sie es bei dem Takt und der 256-Bit-Anbindung sein müsste.

Ein guter Lösungsansatz, da den Chips nun 1 GB und nicht lediglich 512 MB Speicher zur Verfügung stehen,
allerdings hätte man hier lieber auf eine 512-Bit-Anbindung des Speichers setzen sollen, um die hohe Bandbreite der 4870 (Single-GPU) beizubehalten.

Bleibt zu hoffen, dass dieser Ansatz auch den Mikrorucklern entgegenwirkt.

 

[Schinzie]

bei dualgpu musste aber mit doppeltem Speicherinterface rechnen,womit sich das wieder aufhebt...bisher konnte die Dualgrakas bisher nur nix damit anfangen,aufgrund des geteilten speichers.



gruß

 

[SaschaHa]

@Schinzie:

Hab ja geschrieben, das man das machen sollte, damit die Bandbreite vorhanden bleibt. Aber auf dem Bild ist das eben nicht der Fall. Da ist von 256 Bit die Rede. Kann also auch nur hoffen, dass das ein Fake oder eine nicht finale Version der Karte ist.

 

[Realsmasher]

ja, 2*256. jede karte hat nen 256er interface.

Fragt sich aber ob der speicher auch damit umgehen kann.


Letztendlich wäre aber auch deine Vermutung garnicht so schlecht.

nur 512mb will sicher keiner und 2*1gb wird extrem teuer.

1gb gemeinsamer gddr5 wäre im extremfall(jede gpu nur 128bit effektiv) immerhin so schnell wie 1gb gddr3 für jede Karte einzeln, was reichen dürfte, siehe 4850.

 

[SaschaHa]

Aber wenn jeder Chip eine 256-Bit-Anbindung hätte, dann wäre die angegebene Speicherbandbreite auch doppelt so groß wie auf dem Screenshot, nämlich genau so groß wie bei der normalen 4870. Daher deute ich die 256-Bit als Gesamtbandbreite, die sich beide Chips teilen, sodass jeder nur 128 Bit erhält. Dann passt das nämlich mit der Bandbreite pro Chip.

 

[stoneeh]

Also für alle die es nicht wissen

GDDR5 arbeitet mit QDR Quadruple Data Rate ist, wie es schon sagt die 4 fache datenrate, somit kann man den Takt des Ram Bausteins *4 nehmen Man kann über 2 getrennte Lese- und Schreibeports arbeiten und das bei der Positiven und Negativen Flanke (DDR). Diese Technik kommt ja schon beim FSB wie wir ihn kennen seit den P4 Zeiten vor

mfg

eigtl ein 16fach prefetch, im gegensatz zu normalen sdram
ddr3 arbeitet mit 8fach prefetch. ddr3-1333 (pc3-10667) arbeitet im übrigen noch immer mit 166mhz
der gddr5 auf der 4870er mit 225mhz
muss ja auch nicht höher takten, wenn er pro takt das 16fache übertragen kann was damals sdram konnte (wenn auch mit prinzipbedingt weitaus niedrigeren latencies)

übrigens, keine sorge. kenne zumindest kein deutschsprachiges forum mehr wo irgendwer noch mit der entwicklung mitkommen würde

 

[Realsmasher]

Aber wenn jeder Chip eine 256-Bit-Anbindung hätte, dann wäre die angegebene Speicherbandbreite auch doppelt so groß wie auf dem Screenshot

warum das ?

bei einer 3870x2 wird auch nur 256bit angezeigt obwohl beide chips mit 256bit angebunden sind :

KLICK

wie das nun intern arbeitet kann gpu-z sicher nicht wissen.

 

[Commander Alex]

Ich würde auch sagen das es 2x256bit sind 1x256bit währe zu langsam und würde bremsen, besonders bei hohen Auflösungen wofür die Karte ja gedacht ist.

 

[SaschaHa]

@Realsmasher:

Zitat von @Wuffi
Aber wenn jeder Chip eine 256-Bit-Anbindung hätte, dann wäre die angegebene Speicherbandbreite auch doppelt so groß wie auf dem Screenshot

Du hast das falsch verstanden. Mit Speicherbandbreite meine ich nicht die Anbindung (Bus-Width), sondern eben die Bandbreite (Bandwidth), also die MBs pro Sekunde.

Wenn es also 256 Bit pro Chip wären, dann wäre die Bandbreite auch die Gleiche wie bei der 4870.

=> Die 4870 hat eine Bandbreite von 115.200 MB/s. Auf dem Screenshot ist bei der X2-Variante der Karte aber nur eine Bandbreite von 57.600 MB/s zu sehen, also GENAU die Hälfte. Folglich sind es 256 Bit gesamt und nur 128 Bit pro Chip... Wenn es 256 Bit pro Chip wären, müsste die Speicherbandbreite der X2 ebenfalls bei 115.200 MB/s sein.

Es müssen also 256 Bit für beide Chips zusammen sein, und nicht pro Chip... Hoffendlich versteht ihr jetzt, was ich meine ;-)

 

[KL0k]

schiessen die sich damit dann nich selbst ihr flaggschiff ab? o0

 

[Realsmasher]

@Realsmasher:


=> Die 4870 hat eine Bandbreite von 115.200 MB/s. Auf dem Screenshot ist bei der X2-Variante der Karte aber nur eine Bandbreite von 57.600 MB/s zu sehen, also GENAU die Hälfte. Folglich sind es 256 Bit gesamt und nur 128 Bit pro Chip... Wenn es 256 Bit pro Chip wären, müsste die Speicherbandbreite der X2 ebenfalls bei 115.200 MB/s sein.

Lustig wie du deine ganze Schlussfolgerung auf einen gpu-z screenshot beziehst, obwohl der schon bei der 3870x2 müll anzeigt und das obwohl die karte exisitert !

hier :

3870 mit 72GB/s

3870x2 mit nur 28,8GB/s

also auch genau die hälfte, minus ein bischen wegen dem gddr3 der nur mit 900mhz läuft.

Und war die 3870x2 nur mit 128bit angebunden pro gpu ? nein.

Warum sollte ein screenshot einer unfertigen Karte genauere Werte anzeigen als einer von einer existierenden Karte ?


Bleibt als Fazit : mit sehr hoher warscheinlich haben beide GPUs jeweils eine 256bit anbindung.

 

[Unyu]

Beim Shared VRAM und den bisherigen Daten macht das insgesamt 115/2 GB/s, also effektiv 58GB/s.
Ganz schön dreist das 4870 X2 zu nennen....
Auch aus thermischer Sicht wirds wohl eher eine 4850 X2.....

Dem ganzen shared VRAM steht gegenüber:
Fakt des Bridge Chip und die VRAM Anordnung
kompliziertes Prinzip, die Daten mal eben kreuz über PCB jagen und durch eine GPU zur nächsten, zwischendurch durch die Bridge ....
R700 ist nicht für den Mainstreammarkt gebaut, Kosten für GDDR5 sind nicht so schlimm, auch ein Grund das man nur kurz 2 Monate auf bessere Verfügbarkeit wartet.

So was habe ich übersehen?

 

[Realsmasher]

meinen post vor deinem ?

Das es effektiv funktionieren kann auch über längere Strecken hat die V5 6000 ja wohl bewiesen mit perfekter quad-sli skalierung.

Ob Ati schon soweit ist oder obs nur wieder wie die 3870x2 wird kann man schwer sagen.
Vielleicht eben auch nur ein halbgarer Mittelweg.

Aber solange die Architektur nicht 100%ig klar ist sollte man nicht darüber urteilen.


Fakt ist das dieses Konzept(so es funktioniert) die Zukunft bedeutet und jede Entwicklung in diese Richtung das beste ist was passieren kann.


Warum ? das sollte jedem klar sein wenn man Single-gpu karten der letzten Generationen vergleicht.

Die die-size steigt(bei gleichem Produktionsprozess) immer mehr als die Leistung.
Zusätzlich kostet z.b. ein 5cm² chip weit mehr als das doppelte von einem 2,5cm² chip.

 

[MacroWelle]

kompliziertes Prinzip, die Daten mal eben kreuz über PCB jagen und durch eine GPU zur nächsten, zwischendurch durch die Bridge ....

Naja und? Intel jagt bei seinen "Dual-Dualcore"-Prozessoren die Daten auch über das Mainboard zum Speichercontroller in der Northbridge - und zurück zu einem der beiden Chips, obwohl diese direkt nebeneinander im Package sitzen

Der RV770 hat eine anscheinend neue Crossfire-Schnittstelle integriert, welche mit dem Speicherinterface des Chips kommuniziert. Wir werden sehen, was es damit auf sich hat...der neue Controller-Chip soll ja mit dem schnelleren PCIe 2.0 arbeiten, es wäre also Potenzial vorhanden, um den VRAM zur besseren Skalierung der beiden GPUs zu nutzen. Man kann nur spekulieren und warten

 

[kisser]

Dem ganzen shared VRAM steht gegenüber:
Fakt des Bridge Chip und die VRAM Anordnung

Also was den PCIe-Switch angeht, wird der ohnehin benötigt weil PCIe eine Punkt-zu-Punkt Verbindung ist, d.h da kommunizieren nur 2 Geräte miteinander (Chipsatz<->GPU) und bei X2 Karten hat man deren 3, also muss zwischen den beiden GPUs umgeschaltet werden.

 

[Realsmasher]

da muss ich unyu ausnahmsweise aber mal Recht geben :

ein pci-e interface zu nehmenund zusätzlich auf den Chip zu bannen halte ich auch für den falschen Schritt.

Eine eigens entwickelte Lösung zur Verbindung hat da immer Vorteile, sei es durch kürzere Latenzzeiten oder höherer Bandbreite intern.

Nur sind die Entwicklungskosten dafür schlichtweg zu hoch, wenn es nur um absatzschwache high-end karten geht.

Zudem scheint die Entwicklung recht langwierig und fehleranfällig, siehe wieder VSA-100 der unter anderem deshalb zig mal verschoben wurde.(bzw die einzelnen karten dann)

 

[Unyu]

Intel jagt bei seinen "Dual-Dualcore"-Prozessoren die Daten auch über das Mainboard zum Speichercontroller in der Northbridge - und zurück zu einem der beiden Chips, obwohl diese direkt nebeneinander im Package sitzen

Das geschiet auch nur mit lächerlichen 333Mhz und die Kerne müssen nicht dringend ständig miteinander reden.
Hier soll 900Mhz GDDR5 quer übers PCB seine Daten und durch 2 weitere Chips schicken, ständig!
Ständig, weil die GPU nunmal ständig auf den VRAM zugreift und wenn der 10 Ecken weiter ist, ist das nicht gerade ideal. Ach ne nur die Hälfte ist weit weg, macht das Ganze noch komplexer.

Also was den PCIe-Switch angeht, wird der ohnehin benötigt weil PCIe eine Punkt-zu-Punkt Verbindung

Ja er wird für die Kommunikation nach außen benötigt, aber warum müssen die GPUs unbedingt darüber sich unterhalten?
Und das sie es tun sieht man ja an den Bildern:
http://en.expreview.com/img/2008/06/28/20080628_21e8649056b17c3e189dAF4FOpcGxrvb_1.jpg
http://en.expreview.com/img/2008/06/28/20080628_cd5f4f6e2fc81b6b4b72a09I6NyLojUW_1.jpg
Für diese Theorie müsste die Bridge schon da unten am Slot hocken und die GPUs nebeneinander.
Das hier ist aber 100% die CF Variante, die wir von R680 kennen, bis auf die neuere Bridge.

 

[MacroWelle]

@Unyu
Es geschieht nicht mit "lächerlichen" 333 Mhz, diesen Takt hat der Memorycontroller lediglich intern, der Datentransfer (FSB) erfolgt "Quad-Pumped" (die Werte hängen natürlich vom verwendeten Chipsatz ab).
Desweiteren müssen die Prozessoren selbstverständlich per FSB miteinander kommunizieren, schon wenn sie auch nur Daten aus dem on-chip-cache austauschen müssen. Welcher allerdings zugegebenermaßen größer ist als beim RV770.
PCIe 2.0 hat eine Transfergeschwindigkeit von 5 GT/s, die Bandbreite hängt von der Anzahl der Lanes ab, in der Vergangenheit wurde ein PLX-PCIe-1.x-Chip mit 48 Lanes eingesetzt. Die Taktrate von PCIe 2.0 ist doppelt so hoch wie die des Vorgängers.
Wie du auf die Idee kommst, die Daten für den VRAM müssten durch zwei weitere Chips, ist mir unerklärlich. Einmal haben wir den Chip, der die PCIe-Lanes stellt und somit auf Datenübertragung ausgerichtet ist. Dann sind die Daten auch schon bei der jeweils anderen GPU.
Wie in dieser Angelegenheit das Speicherinterface und die neue Crossfire-Schnittstelle auf dem Chip arbeiten, ist unbekannt. Ob das Ganze durch den geteilten VRAM komplexer wird, kann deshalb erst gesagt werden, wenn bekannt ist, wie die Sache überhaupt funktionieren wird.

 

[Unyu]

Unterhalten müssen sich die GPUs auch noch, neben dem sehr regen Datenzugriff auf den VRAM der jeweils anderen.

Was hat jetzt PCIe damit zu tun?

Mit den 2 Chips, wo die Daten durchmüssen meine ich die Bridge und die andere GPU,
ist schon anders, als wenn die GPUs dirket auf den VRAM 3cm neben sich zugreifen.
Und das die Daten durch diese 2 Chips müssen ist doch logisch, wo sollten die sonst lang?

Und dann noch die Halbierung der Bandbreite.... der Name 70 wäre Verarsche.
Oder man baut das SI auf 512bit aus (mit gerade mal 8 Speicherchips?) und verbreitert die Verbindung zur Bridge. Nicht gut für die Kosten.