Das denke ich auch.PS828 schrieb:
Der Post von Linmoun verweist ja auf eine schlüssige Begründung für die Aussparung.
Wenn man in den Leaks die die Bilder der Unterseite ansieht, dann bekräftigen diese die Aussage.
Es gibt keine SMD-Bauteile, nur Kontakte.
Da wäre die Gehäuseform noch viel komplizierter geworden.Robo32 schrieb:
Eventuell gibt es noch ein noch nicht gezeigtes Teil im Sockel, dass die Aussparungen abdeckt.
Finde ich auch.PS828 schrieb:
Am 8. November hat AMD den neuen N5 Prozess, der für Zen 4 verwendet wird, mit dem aktuell verwendeten N7-Prozess verglichen:
Der neue N5-Prozess bietet laut AMD
- mehr als die 1,25-fache Performance
- die doppelte Dichte (wahrscheinlich nur für Logikschaltungen, SRAM skaliert weit schlechter)
- die doppelte Effizienz (hoffentlich in einem relevanten Arbeitspunkt und nicht bei 500 MHz)
Durch die Ankündigung, dass ein Engineering-Sample mit 5 GHz über alle Cores läuft, hat AMD die 1,25 fache Performance bekräftigt. Wenn man davon ausgeht, dass es eine 8-Core-CPU war, dann entsprechen 5,0 GHz im Vergleich zum Ryzen R7 5800X, der einen Basistakt von 3,8 GHz hat, dem Faktor 1,31.
Soweit ich weiß ändern sich nicht nur die Prozesse mit denen CCD und IOD hergestellt werden. Auch das Packaging mit dem CCDs und IOD zusammengebaut werden, ändert sich. So wie ich es verstehe resultiert der Energieverbrauch des IOD nicht nur im Die selbst sondern auch in den Verbindungen zwischen CCD und IOD. Durch neue Packaging-Methoden kann der Energieverbrauch für diese Verbindungen gesenkt werden.
In einem Vortrag an der Allen School erklärt Gabriel H. Loh (Senior Fellow bei AMD Research) vor warum AMD den Weg mit den Chiplets gegangen ist. Er verwendet dieselben Folien die auch schon Sam Naffziger vorgetragen hat. Gabriel H. Loh ist aber deutlich klarer im Vortrag. Ein enscheidenter Punkt ist mir erst bei diesem Vortrag klar geworden:
- Wenn AMD sagt, dass der IOD auch in einem alten Node hergestellt werden kann weil die IO nicht gut skaliert, bezieht sich dies nicht (nur) auf das Design der IO-Schaltungen. Die Fläche des IOD wird bestimmt durch die Anzahl der erforderlichen Bumps (Kontakte) und wie viele Bumps je mm2 Die-Fläche umgesetzt werden können. D. h. bringt gar nichts die Schaltungen für I/O-Funktionen zu verkleinern, da man für das Umsetzen der Kontakte sehr viel Chipfläche benötigt.
- Wenn EPYC 7xx4 (Zen 4) nun 12 anstatt 8 CCDs beinhaltet und 12 statt 8 Memory-Channels bietet, muss beim Verwenden derselben Packaging-Technik der sIOD um beinahe 50 % größer werden. Egal ob AMD beim IOD weiterhin GF 12 nm verwendet oder auf wie erwartet auf TSMC N6 wechselt. Nur durch den Wechsel auf eine Packaging Technik mit integriertem Fanout kann AMD mehr Kontakte je mm2 Chipfläche realisieren und so die Fläche des IOD begrenzen.
Alles deutet darauf hin, dass Raphael eine IGPU hat. Ich denke nicht, dass diese viele CUs haben wird. Es geht darum PCs ohne dezidierte Grafikkarte zu ermöglichen. Diese werden vor allen für Businessdesktops benötigt, aber auch viele Heimanwender benötigen nicht wirklich viel 3D-Leistung.
APUs mit viel Grafikleistung (>20 CUs) erwarte ich erst dann wenn in eine APU aus einem oder mehreren CCDs, einem GCD und einem IOD aufgebaut wird. Also nicht mit Zen 4.
Wenn AMD für AM5 zwei neue TDP-Klassen mit 125 W und 170 W plant, wollen sie massiv an der Performanceschraube drehen. Allerdings muss das Maximum 170 W nicht zwingend schon für Raphael vorgesehen sein.
Bei Raphael deutet alles darauf hin, dass die maximale Anzahl der Kerne bei 16 bleibt. Es gibt nur vereinzelte Aussagen dass auch 3 CCDs möglich sein sollen. Aber mit Zen 5 wird AMD wohl die Anzahl der Kerne für AM5 erhöhen. Was mich stutzig macht ist die große Lücke zwischen 125 W und 170 W. Ich würde eigentlich eine weitere TDP-Klasse mit 145 W erwarten.
Andererseits will ich nicht ausschließen, dass AMD bei Zen 4 mit einer TDP von 125 W plant. Aber für Zen 5 mit mehr Kernen und mehr Rechenwerken eine TDP von 170 W benötigt. Wenn AM5 auch für Zen 5 verwendet werden soll muss AMD dies bereits jetzt den Mainboard-Herstellern mitgeteilten. Dagegen spricht, dass die Mainboard-Hersteller nur dann Boards anbieten, die CPUs mit einer 170 W TPD versorgen können, wenn AMD auch entsprechende CPUs anbietet.
Die Ankündigung dass der Ryzen 7000 und AM5 PCIe 5.0 unterstützen, wirft Fragen über die Stichhaltigkeit der Informationen aus dem GigaByte-Hack und einiger älterer Leaks auf. In den Diagrammen aus dem GigaByte-Hack waren alle PCIe-Lanes in Gen 4.0 aufgeführt. Hat dies AMD tatsächlich noch auf die Schnelle geändert? Nachdem den Mainboardherstellern gesagt wurde, es wird PCIe 4.0? Falls ja, haben diese haben sich bestimmt gefreut. Oder sind das frisierte Dokumente?
Auch die Angaben in diesen Dokumenten zu Rembrandt erscheinen mir fragwürdig. Aber leider war die Vorstellung am 4. Januar sehr oberflächlich. Deshalb kann ich nicht beurteilen, ob sie definitiv falsch sind.
Der Punkt ist, treffen die Informationen zum Zen 4 Core und dem neuen IOD in diesen Dokumenten zu?
- Optimierungen in den Caches
.
Die 1024 kByte L2 erscheinen auch bei MilkyWay@Home, wo 2 Zen 4 aufgetaucht sind. Einer mit 8C/16T und einer mit 16C/32T - Unterstützung von AVX-512
Dies ist eigentlich überraschend, da dies größere Änderungen im Kern erfordert.
Eigentlich soll Zen 4 nur eine Optimierung von Zen 3 sein. Erst bei Zen 5 wird die Architektur neu aufgesetzt bzw. erweitert. - Nicht nur der Prozess des IOD wird geändert, es gibt auch deutliche Änderungen im I/O-Subsystem wie ein neuer IO-Microprozessor, breitere Anbindung und höhere Taktfrequenzen.
- Das CCD soll in etwas so groß bleiben wie bei Zen 3. Es ist aufgrund der Ankündigungen vom 8. November klar dass es bei 8 Cores je CCD bleibt. Wiegen AVX-512 und die oben genannten Änderung am Cachesystem den Platzgewinn aus dem Nodewechsel auf?
Lange Rede kurzer Sinn. Es ist neben höheren Taktfrequenzen auch eine höhere IPC zu erwarten. Aber werden es tatsächlich die oft genannten 20 % IPC-Steigerung? Mit derselben Programmsuite, die für die 19 % bei Zen 3 herangezogen wurde?
