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NewsSchneller Arbeitsspeicher: Samsung spricht über DDR6, DDR6+ und GDDR7
Genau da bin ich nämlich unsicher ob die DIL/ZIP schon als SIMM gezählt haben oder eben nicht.
Da war ich doch noch sehr jung (stolze 6), als ich meinen 80862 1989 aus Altteilen meines Vaters zusammengebaut habe
Dem sind aber schlicht und ergreifend physikalische Grenzen gesetzt, die sich aus der Leiterbahnlänge und der Geschwindigkeit der Elektronen ergeben. Das Bit braucht nun mal ein paar Nanosekunden bis es angekommen ist.
Höhere Latenz, höhere Preise und nicht so leicht als nachrüstbares Modul umzusetzen. (Signalinitigrität und mehr Interferenzen durch stehende Wellen am Übergang)
Obacht. Die Driftgeschwindigkeit der Elektronen ist nicht das Relevanteste zur Datenübertragung.
Durch eine minimale Bewegung der Elektronen machen alle Elektronen im Leiter durch die Feldänderung einen Shift in die selbe Richtung.
Das geschieht annähernd Lichtschnell. Da hat die Leiterlänge bei den paar cm keinen riesigen Einfluss. Die Interferenzen (Stichwort Wellenbrechung und stehende Wellen) sind da eher das Hauptproblem.
@DoSBos_74 ich denke da ging es eher um die Signallaufzeit als um die Physischen Elektronen.
Das Signallaufzeitproblem stellt bereits CPU-Intern teilweise ein Problem dar.
Klarerweise nochmals um einige 10er-Stellen weiter unten als beim Ram.
Kann nicht widerstehen: Scherzmode ON
Da hilft dann wirklich nur noch eins.
Gemantelte Twisted Pair Leiterbahnen am MB
Die Ram-Sockel Schrägstellen damit sie näher an die CPU drannkommen.
Und aktive Terminatoren in ungenutzen Sockeln (so wie beim Rambus ^^).
Oder gleich Lichtwellen Ram
Wobei bei letzterem dann kein RGB mehr möglich ist, ausser man hat einen ECC-Farbfilter. Scherzmode OFF
Nicht nur auch. Zusammen mit der Erhöhung der Bank Groups und Banks wird das wohl mehr ausmachen als die Subchannel.
Denn was ist noch besser als niedrige Latenzen? Die Latenz erst gar nicht abwarten zu müssen.
Na gut, erst Rechnen dann Quatschen, du hast recht.
Das macht auf 10cm gerade mal ~0,3ns. Das spielt also tatsächlich nicht wirklich eine Rolle, da wäre bei 1900MHz CL1 möglich.
Die Signallaufzeiten sind im wesentlichen von der Kapazität abhängig. (Es hängen ja durchaus noch umzuladene Gatter in den Bus Systemen).
Die Kapazität der Leiterbahnen ist ein höchstkomplexes Thema und hängt fast noch stärker als von der Länge von Breite, Abstand zu anderen Leiterbahnen und Art der Terminierung ab.
Mit mehr Länge wird es zunehmend aufwändiger dies unter Kontrolle zu behalten (gerade weil es dann ja doch ein immer heterogeneres Umfeld für die Leiterbahnen ist). Deswegen gibt es da durchaus eine Korrelation, das ganze lässt sich allerdings auch ausgleichen (was eben irgendwann teuer wird).
Wenn DDR5 angeblich so super toll ist und Latenzen bedeutungslos sind, dann Frage ich mich schon, warum Prozessoren einen immer größeren L3 Cache spendiert bekommen.
Cl100 ist doch komplett egal. DDR4 war am Anfang auch noch nicht perfekt. Am Anfang hatten wir DDR4 2133 Cl15, jetzt ist 3200 Cl16 Standard. Bei DDR5 sind wir jetzt bei DDR5 4800 Cl40, da werden wir auch relativ schnell bei 7200 CL40 sein. Bei DDR6 wird es halt anfangs zwischen 8800 und 9600MT/s mit CL80-CL100 landen, aber da werden wir auch schnell bei 13000 - 15000MT/s Cl90 landen. So war es mit DDR Speicher immer und so wird es auch bleiben, es kommt ja nur auf die Latenz verrechnet mit der Bandbreite an, da verändert sich von Revision zu Revision kaum etwas, aber immer ist das Geheule groß, weil die CL Zahl so "hoch" ist.
Wenn DDR5 angeblich so super toll ist und Latenzen bedeutungslos sind, dann Frage ich mich schon, warum Prozessoren einen immer größeren L3 Cache spendiert bekommen.
Andersrum wird ein Schuh draus.
Die RAM Latenzen werden tendenziell ein wenig unbedeutender, da die Caches größer werden.
Die Caches werden größer um Durchsatz (immer mehr Pipelines und immer breitere Decoder), Effizienz und letztendlich auch Latenz zu verbessern.
So furchtbar, wie die Jedec DDR5 Module dargestellt werden sind sie im übrigen bei weitem nicht. (Auch wenn da noch einiges geht)
Zwischen DDR4 4266 CL18 auf Alderlake und DDR5 5500 CL36 liegen in der Realität gerade Mal 2ns Latenz. (Spannend wird es dann erst wenn die Gear Modi des RAM Controllers ins Spiel kommen).
Durch die unterschiedlichen Channelgrößen, Buffergrößen, die andere Handhabung der Terminierung und der Intigritätsprüfung/Korrektur etc. lassen sich die CL Werte * Takt untereinander nicht 100% vergleichen.
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LPDDR5X ist so schnell wie DDR5 und LPDDR6 soll auch die 17gbit/s erreichen. Wieso gibt es noch DDR Speicher wenn die LP Varianten genauso schnell sind aber effizienter?
Wenn DDR5 angeblich so super toll ist und Latenzen bedeutungslos sind, dann Frage ich mich schon, warum Prozessoren einen immer größeren L3 Cache spendiert bekommen.
Cache steigt auch teils um Chipfläche zu belegen. Die Strukturen werden immer kleiner, da ist dann Platz für mehr. Und zu klein ist ebenso hinderlich, weil die Auflagefläche für Kühler reduziert wird, womit die Kühlung schlechter wird statt besser. Bei einem Handy mag das nicht so wichtig sein aber bei einem 220 W Monster schon.
Desweiteren hat Cache auch einen Takt und der kann nicht endlos gesteigert werden.
Übrigens ist die Steigerung umgerechnet in den letzten Jahren eher gering, die Prozessorkerne haben sich ja ver-16 bis ver-32-facht. Aus 2 MB werden dann ganz schnell 32 MB. Und 2 MB hatte schon ein Pentium 4.
Stellt es euch einfach vor, das mehr Befehlsketten und Zahlen in kürzerer Zeit bereitgestellt werden müssen je schneller gerechnet werden kann. Und die Rechenleistung steigt in Zukunft noch weiter an bzw. es wird mehr parallel gerechnet.
Das Programm welches geladen wird will dann auch noch Platz haben und da sind mehrere Gigabyte schon für heutige Verhältnisse nicht viel.
Artikel-Update: Wie vor drei Wochen angekündigt ist der schnellere GDDR6-Speicher mit 24 Gbps nun da. Noch im Sampling-Status werden die neuen Chips parallel zu Lösungen mit 20 Gps vertrieben.
[Bilder: Zum Betrachten bitte den Artikel aufrufen.]