News Skylake-EP: 28-Kerne-Server-CPUs zeigen geänderte Cache-Größen

[Volker]

Indiens Import-Datenbank Zauba ist einmal mehr für Details zu anstehenden Produkten gut. Heute sind es die kommenden Xeon E5 v5 alias Skylake-EP, die in verschiedenen Größen bis zum Vollausbau mit 28 Kernen und 56 Threads verschickt wurden. Die Einträge bestätigen darüber hinaus Anpassungen beim L3-Cache.

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[craxity]

Kleiner Fehler:

"Dort bestätigt die Datenbank als Maximalausbau 38,5 MByte für 38 Kerne, was in nur noch 1,375 MByte pro Kern resultiert..."

 

[FUSION5]

Kommt mit Skylake-EP (EX) nicht auch Socket P mit 3500 Pins und ein 6-Kanal Speicherinterface? Die höhere Bandbreite des Speichers könnte auch Einfluss auf das Cache Layout haben. Diese Information fehlt im Artikel.

 

[Love Guru]

bisher 2,5mb cache je core macht bei 28 cores aber 70mb! wie kommt cb auf 60mb?

 

[AMDforever]

Die aktuellen Prozessoren haben ja auch noch "nur" 24 Kerne.

 

[Volker]

Kommt mit Skylake-EP (EX) nicht auch Socket P mit 3500 Pins und ein 6-Kanal Speicherinterface? Die höhere Bandbreite des Speichers könnte auch Einfluss auf das Cache Layout haben. Diese Information fehlt im Artikel.

Naja, stimmt so nicht ganz. Es gibt den großen Sockel, aber auch kleine, wie eben Skylake-X mit dem Sockel GLA 2066. Da ist 0 Unterschied zu heute quasi. Es wird etwas beim Aufbau grundlegend anders sein, jetzt das ist halt eine zusammengeschusterte weil stetig nur erweiterte Lösung. Wenn sie von grundauf was neu gemacht haben, dürfte das fast alles erklären

 

[Godspeed0]

Ich könnte mir vorstellen das der Cache mit höherem takt angesteuert wird,und wie wir ja wissen können die daten erst weiter geschickt oder verarbeitet werden wenn der cache voll ist.
Das würde bedeuten das ein zu großer Cache pro Kern die CPU langsam macht,anstatt schneller.

 

[Chesterfield]

Es gibt den großen Sockel, aber auch kleine, wie eben Skylake-X mit dem Sockel GLA 2066. Da ist 0 Unterschied zu heute quasi. Es wird etwas beim Aufbau grundlegend anders sein, jetzt das ist halt eine zusammengeschusterte weil stetig nur erweiterte Lösung.

zw 2011-v3 und 2066 wird es hoffentlich diverse unterrschiede geben... wobei ich mich erinnern kann das intel das beim X38 auf x48 auch gemacht hat indem sie es quasi umgelabelt haben....


ich freue mich auf den neuen 2066 er sockel und glaube das die größere 3000 er PIN CPU dem servermarkt vorbehalten bleiben wird ( gefühlt, und mMn)

 

[FUSION5]

Der kleine Sockel mit 4-Kanal Speicherinterface ist mir bekannt. Könnte mir vorstellen, dass dieser neben Skylake-X auch bei kleineren Servern zum Einsatz kommt. So wie jetzt die Xeon E5-2400 Baureihe mit dem künstlich beschnittenen Speicherinterface (3 anstatt 4 Kanäle).

Ein paar der zusätzlichen Pins beim 2066er Sockel dürften wohl die 8 zusätzlichen PCIe-Lanes bereitstellen.

 

[ich_nicht]

"Statt bisher maximal 60 MByte gibt es zuküntig „nur noch“ 38,5 MByte."

Muss das nicht "statt zukünftig" heißen?

 

[UweW.]

I...und wie wir ja wissen können die daten erst weiter geschickt oder verarbeitet werden wenn der cache voll ist.

Das ist nicht logisch.

 

[HOT]

Skylake-Kerne sind größer als Broadwell-Kerne, derer will man 28 verbauen, also mehr. Da muss der Cache halt weichen bei gleicher Fertigung. Vllt. gibts stattdessen ein eDRAM-Subdie.

 

[kiffmet]

Vielleicht sind entweder der Stromverbrauch oder die Ausbeute mit den ursprünglichen Cachegrößen nicht in den Griff zu bekommen.

 

[Holt]

können die daten erst weiter geschickt oder verarbeitet werden wenn der cache voll ist.

Nein, es wird doch nicht jedes mal wenn Daten aus dem RAM gebraucht werden der ganze Cache vollgeladen.

Das würde bedeuten das ein zu großer Cache pro Kern die CPU langsam macht,anstatt schneller.

Auch nicht, der Zugriff auf einen größeren Cache passiert allenfalls etwas langsamer, weil mehr Cache dessen Verwaltung aufwendiger macht. Vor allem aber kostet er Platz auf dem Die und erhöht die Leistungsaufnahme. Möglich wäre daher, dass man statt eines großen L3 dann im Chipgehäuse ein eDRAM als L4 Cache verwendet, wie es bisher für die stärksten iGPU verwendet wird, dort aber auch die CPU mit beschleunigt.

 

[_Cloud_]

na noch kener am weinen wegen den 1.8- 2.4 ghz der ES ?

bei amd haben sich alle aufgeregt wegen 3 ghz xD

ich bin tierisch gespannt wie sie das mit dem cache gelöst haben glaube nicht das sie wider 2 ringe mit zwischen buffer haben.

könnte mir vorstellen das sie den cache in die mitte stopfen und de cores aussen rum mit 1 doppel ring.

da der cache fast halbiert wurde be nochmal 4 kernen mehr ( pro kern ist die fläche größer) das es so ganz gut passen würde.

 

[Simon]

Glaskugel deluxe:

28 Kerne im 2D-Mesh-Verbund (statt Ring) und HMC auf dem Package als Ausgleich für den kleinen L3-Cache. Nach außen gibt es sowieso sechs DDR4-Kanäle.

Warum?

1. Sollen Skylake-EP & Knights Landing ja Sockel-kompatibel sein und viele Gemeinsamkeiten in der Architektur haben.
2. EDRAM in vergleichbarer Ausbaustufe wie bei den aktuell bei den Desktop-CPUs mit Iris Pro würde kaum Sinn ergeben. Seit Haswell hat sich dort die Bandbreite von 50 GB/s bi-direktional meines Wissens nicht nennenswert verändert. 50 GB/s in beide Richtungen wären aber sogar weniger, als was das 6-Ch-DDR-Interface von SKL-EP leisten würde. Das ist ja Unfug. Auch die Größe von 128 / 256 MB wäre zu wenig, der Mehrwert gegenüber dem L3-Cache in Sachen Kapazität wäre einfach zu gering. 1 GB+ müssten es dann schon sein.

Gegen die Theorie mit dem HMC spricht, dass durch den Wechsel von Ring zu 2D-Mesh möglicherweise auch ein Wechsel des Cache-Kohärenz-Protokolls ansteht, was ggf. auch einfach sparsamer mit dem L3-Cache umgeht.

 

[_Cloud_]

naja nimste 4 edram chips a 128mb oder 256mb an en 2x4 kanal chip

dann passt auch der durchsatz wider also möglch ist es auch mit edram würde nur beim strom verbrauch eben etwas zihen dank bastellösung und das macht intel 100% nicht.

naja das 6 chanel interface in verbindung mit mehr durchsatz dank ddr4 dürfte fast bem 2 fachen durchsatz von ddr3 servern angekommen sein.
kann also gut sen das bei einer effizienteren nutzung vom cache garnicht mehr gebraucht wird.

oder eben es wird ne steckkarte mit l4 cache geben würde auch funktionieren.

änlich wie beim den beschleuniger karten wo man modele mit hmc bekommt

was gegen 2d spricht wäre die hitze glaub das könnte zu zimlichen hotspots kommen