News Western Digital: BiCS4-3D-NAND nutzt 96 Layer und TLC oder QLC

[MichaG]

Western Digital und Toshiba haben gemeinsam die nächste Generation 3D-NAND-Flash-Speicher entwickelt. BiCS4 heißt die inzwischen vierte Generation, bei der die Zahl der übereinander liegenden Zellschichten von 64 (BiCS3) auf 96 Layer steigt. Geplant sind TLC-Varianten mit 3 Bit sowie erstmals QLC-Flash mit 4 Bit pro Zelle.

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[Holt]

Von der "nächste Generation 3D-NAND" zu reden ist schon etwas befremdlich, wenn es nicht einmal SSDs mit den vorherigen Generationen im Handel gibt

 

[v_ossi]

Joar, technischer Fortschritt ist immer begrüßenswert und steigende Kapazitäten sind ebenfalls immer zu begrüßen, aber mein Interesse an SSDs ist mit dem Kauf meiner 850 Evo fast gestorben. In realen Anwendungen wird es einfach nicht schneller, riesige Datenmengen verschiebe ich nicht so oft und was der nächste Gamechanger am Markt wird, muss sich erst noch zeigen.

 

[MichaG]

@Holt: NAND-Flash ist nicht nur für SSDs da.

 

[v_ossi]

@Holt: NAND-Flash ist nicht nur für SSDs da.

Schon klar, aber in sämtlichen privaten Consumer Elektronikgeräten haben wir inzwischen mMn eine (Speicher)Geschwindigkeit erreicht, bei der Unterschiede nur noch mess-, aber nicht fühlbar sind.

Das die Sache bei professioneller Hardware anders aussieht, ist aber auch klar.

 

[Cool Master]

@v_ossi

Das haben wir schon lange. Seit SSDs auf ~500 MB/s sind spielt es effektiv keine Rolle mehr ob 500, 800 oder 1500 MB/s. Das gleiche gilt für NVMe. 99% der User werden den Unterschied zu einer normalen SSD nie feststellen, außer natürlich in Benchmarks.

 

[Ozmog]

Geschwindigkeit ist gerade für den Ottonormalverbraucher nur noch von trivialer Bedeutung. Wichtig für neue Generationen ist da der Preis pro Speicherplatz. Da hätte ich auch bald wieder Bedarf für mehr SSD-Speicher, nur reize ich das nach hinten aus, da die Preise schon nicht ganz unerheblich sind.

 

[pipip]

Die weitere Erhöhung der Zellschichten birgt Potenzial für mehr Kapazität bei gleicher Chipfläche oder aber bei gleicher Kapazität kleinere Chips.

Die Fehlerkorrektur wird aber auch wesentlich aufwendiger.

 

[LamaMitHut]

100TB SSD rücken immer näher, wärend HDD mit über 30TB noch in weiter ferne liegen. Hoffentlich beginnt bald der Preisrutsch bei NAND, ich bin gespannt, wo die Preise am ende des Jahres liegen.

 

[SvenKleimeier]

Preise runter !!!!

 

[riloka]

Preise runter !!!!

Absolut dieser Meinung.

 

[MichaG]

Artikel-Update: Mittlerweile hat auch Toshiba eine Pressemitteilung herausgegeben. Darin liegt der Fokus auf die erste Umsetzung der QLC-Technik. Nach Angaben des Unternehmens wurde damit die weltweit höchste Speicherkapazität von 768 Gigabit respektive 96 Gigabyte pro Die erreicht. Diese Speicherkapazität hatte Micron schon einmal auf einer Roadmap präsentiert, doch bis heute keine derartigen Chips vorgelegt.

Bereits in diesem Monat sollen Prototypen an Hersteller von SSDs und SSD-Controllern zur Evaluierung verschickt worden sein.

Achieving QLC technology posed a series of technical challenges, as increasing the number of bit-per-cell by one within same electron count requires twice the accuracy of TLC technology. Toshiba Memory has drawn on its advanced circuit design capabilities and industry-leading 64-layer 3D flash memory process technology to create the QLC 3D flash memory.

Mit dem neuen Speicher werden bis zu 1,5 Terabyte in nur einem Chip-Package möglich, wenn 16 der Dies übereinander gestapelt werden. Toshiba sieht den Einsatz des QLC-3D-NAND sowohl für Consumer-SSDs und Speicherkarten als auch für Enterprise-SSDs vor. Auf dem Anfang August stattfindenden Flash Memory Summit in Kalifornien will Toshiba Musterchips präsentieren.

In einer weiteren Pressemeldung spricht Toshiba explizit eine 512-Gigabit-Version an. Ferner ist von einer Kapazitätssteigerung in Relation zur Chipgröße von 40 Prozent gegenüber dem 64-Layer-NAND die Rede.

Going forward, Toshiba Memory Corporation will apply its new 96-layer process technology to larger capacity products, such as 512 gigabit (64 gigabytes) and 4-bit-per-cell (quadruple-level cell, QLC) technology, in the near future.

The innovative 96-layer stacking process combines with advanced circuit and manufacturing process technology to achieve a capacity increase of approximately 40% per unit chip size over the 64-layer stacking process. It reduces the cost per bit, and increases the manufacturability of memory capacity per silicon wafer.

 

[paunaro]

@v_ossi

Das haben wir schon lange. Seit SSDs auf ~500 MB/s sind spielt es effektiv keine Rolle mehr ob 500, 800 oder 1500 MB/s. Das gleiche gilt für NVMe. 99% der User werden den Unterschied zu einer normalen SSD nie feststellen, außer natürlich in Benchmarks.

Weil ja auch die seq. Transferraten der entscheidende Faktor sind...

 

[Cool Master]

@paunaro

Auf was genau willst du nun hinaus? Die Geschwindigkeit der SSD kommt so oder so nicht durch die Übertragungsrate zustande sondern die Zugriffszeit und da juckt es noch weniger ob SATA mit AHCI oder PCIe mit NVMe.

 

[paunaro]

Soll ich noch ein Ironieschild hochhalten oder wie?

Und wenn du es denn scheinbar weißt, wieso machst du das dann an den seq. Raten fest?

 

[Hallo32]

Die Fehlerkorrektur wird aber auch wesentlich aufwendiger.

Warum sollte die Anzahl der Layer einen Einfluss auf die Fehlerkorrektur haben?

 

[WoFNuLL]

Warum sollte die Anzahl der Layer einen Einfluss auf die Fehlerkorrektur haben?

Da die Layer aneinander liegen, und das auch noch viel enger als Vorher um in das Package zu passen, kann durch Leckströme und ähnliches eher ein Fehler entstehen als in den Vorigen (3D)Nand Generationen. Von daher muss die Fehlerkorrektur das natürlich abfangen und wird dementsprechend aufwendiger Umzusetzen.

 

[Shadow Complex]

QLC benötigt einen aufwendigere Fehlerkorrektur da jede Zelle 16 Ladungszustände haben kann. Dass die layer eine Rolle spielen wäre mir neu.

 

[Cool Master]

Und wenn du es denn scheinbar weißt, wieso machst du das dann an den seq. Raten fest?

Weil damit geworben wird und für die angesprochen 1% auch wirklich ein Vorteil bietet.

Warum sollte die Anzahl der Layer einen Einfluss auf die Fehlerkorrektur haben?

Weil der Controller komplexer wird und die NANDs eben auch entsprechend größer werden also Kapazitätstechnisch.

 

[Shadow Complex]

Hat denn die Komplexität der Fehlerkorrektur wirklich mit der Kapazität zu tun oder nur der Anzahl der möglichen Ladungszustände?

LDPC ist komplexer als BCH, wobei LDPC auf SSD jedweder Kapazität verwendet wird.