News Zen 4c „Bergamo“: AMDs 16-Kern-CCD benötigt nur 9,6 % mehr Fläche als 8 Kerne

[Volker]

AMD greift beim in der kommenden Woche erwarteten ersten Zen-4c-Prozessor „Bergamo“ tief in die Trickkiste und bringt Erstaunliches hervor. Denn statt wie vorab vermutet die Caches deutlich zu kastrieren, werden Möglichkeiten des Auftragsfertigers TSMC umgesetzt, die eine extrem dicht gepackte Lösung ermöglichen.

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[Stahlseele]

Also das finde ich schon recht beeindruckend.
Doppelt so viel drin bei nur 10% mehr Fläche.

 

[martin_m]

Intel wischt sich Schweiß von der Stirn

 

[danyundsahne]

Schon sehr erstaunlich was AMD hier so schafft zu entwickeln in so kurzer Zeit!

Also kann es ja sehr gut sein, dass Zen5 hier einfach mal die Kerne verdoppelt.

 

[heroesgaming]

Seit AMD dank TSMC Zugriff auf modernste Fertigungstechnologien für seine CPUs hat, treiben sie die Entwicklung ganz schön nach vorne. Man kann nur hoffen, dass es noch lange so weitergehen wird.

Gleichzeitig bleibt es aber auch wichtig, dass Intel seine Fertigung optimiert und dort massiv investiert. Dass das auch passiert, sieht man ja beim Vergleich Alder Lake und Raptor Lake - beides basiert auf Intel 7, die Raptor Lake-Kerne sind aber nicht unwesentlich besser in manchen Bereichen.

Also kann es ja sehr gut sein, dass Zen5 hier einfach mal die Kerne verdoppelt.

Das glaube ich dagegen aktuell noch nicht. Schön wäre es zwar, aber die dichter gepackten C-Varianten sind für den Desktop eigentlich eher ungeeignet. Aufgrund des beschnittenen Cache etc. wären sie hier kaum konkurrenzfähig. Im Server sind sie ja spezifisch auf kernlastige Anwendungen zugeschnitten, wofür es dort sicherlich auch eine Nachfrage gibt - die ich für Desktop- und Notebook-Anwendungen jetzt eher weniger sehe.

 

[Nitschi66]

Intel hat es ja vorgemacht und die Weichen mit Microsoft zusammen gestellt: Könnte AMD nicht auch ein Zen4c-CCD und ein Zen4-CCD im Desktop kombinieren? BIGlittle Prinzip wie bei Intel?

Oh Gott... ein Zen4-3D-Cache CCD und ein Zen4c CCD auf einem chip. 8 Performance Cores und 16 (flächen-)effizienz-Cores

 

[PS828]

192 kerne sind damit definitiv im Bereich des möglichen. So viel Leistung kostet der cache auch nicht und man sieht Wiedermal eindrucksvoll dass SRAM immernoch Haupttreiber bei der Fläche auf dem Chip ist ^^

 

[Volker]

Also kann es ja sehr gut sein, dass Zen5 hier einfach mal die Kerne verdoppelt.

Das glaube ich dagegen aktuell noch nicht. Schön wäre es zwar, aber die dichter gepackten C-Varianten sind für den Desktop eigentlich eher ungeeignet. Aufgrund des beschnittenen Cache etc. wären sie hier kaum konkurrenzfähig. Im Server sind sie ja spezifisch auf kernlastige Anwendungen zugeschnitten, wofür es dort sicherlich auch eine Nachfrage gibt - die ich für Desktop- und Notebook-Anwendungen jetzt eher weniger sehe.

Ja einfach mal verdoppeln ist nicht. Du hast ja eben Trade-offs auch beim Takt. Und TDP-begrenzt bist du auch. Aber klar, 192 Kerne mit Turin ist drin. Du musst eben schon noch eine Mischung finden, alles zu cutten und nur Kerne zu bringen ist am Ende auch nicht zielführend. Und das Package bleibt ja identisch bei Turin, SP5 ist ja gesetzt.

 

[PS828]

Könnte AMD nicht auch ein Zen4c-CCD und ein Zen4-CCD im Desktop kombinieren

Können sie und man würde nichtmal Features verlieren wie bei intel P zu E core. Hat viele Vorteile da die ZenC kerne nicht wirklich "little" sind

 

[Nitschi66]

Richtig. Hyperthreading beherrschen sie ja auch. Und der geringere maximale Takt würde auch zu dem Scheduling von Microsoft passen und AMD müsste nicht wie bei 3D und non 3D-CCD an einen eigenen Scheduler arbeiten.

 

[SaschaHa]

@Volker

Da AMD am Ende auf den Prozessor aber 50 Prozent mehr Kerne packt, sinkt der L3-Cache nur von 384 MByte bei Genoa mit 96 Kernen auf 256 MByte L3-Cache mit Bergamo und 128 Kernen.

Kleine Korrektur, es sind 33% bzw. ein Drittel. Für 50% mehr müssten es 144 Kerne sein und nicht 128.

 

[duskstalker]

liest sich im ersten moment wie eine server-only geschichte. von dem was man so liest bleiben zen4 und zen5 auf dem desktop bei 16 kernen maximum und die C chiplets bleiben ausschließlich bei epyc und vielleicht noch threadripper.

hätte man das package größer gemacht, hätte man auf am5 auch 16+32c kerne unterbringen können. naja, amd will ja aber offenbar einfach nicht mehr anbieten als das minimum.

 

[Crifty]

Schon sehr erstaunlich was AMD hier so schafft zu entwickeln in so kurzer Zeit!

Um so erschreckender finde ich die Tatsache das sie bei den GPUs so hart hinterherlaufen. Das ist ein und das selbe Unternehmen aber gefühlt brilliert der eine Teil total und der andere wird quer subventioniert und mitgezogen.

 

[CDLABSRadonP...]

Sehr schön, wie viele Details nun zur Zen-4C-Umsetzung bekannt geworden sind!

Aber auch auf einen Verzicht hier und da, beispielsweise auf die TSVs, die für einen gestackten L3-Cache beim bisherigen Zen-4-Design stets mit dabei waren. Das wird es bei Bergamo nicht geben, macht im Umkehrschluss aber Platz frei.

Hoffentlich kommt AMD mit Blick auf Zen 5C auf den Trichter, dass dies höchstens aktuell* und nicht etwa generell eine sinnvolle Sache ist. Gerade weil die Kerne selbst weniger L3-Cache enthalten ist der potentielle Effizienz- und Performancegewinn durch 3D-V-Cache nämlich nochmals größer.

Spoiler: *

höchstens aktuell, weil AMD anscheinend ohnehin aktuell zu wenig Kapazitäten für das Packaging hat, um alles mit 3D-V-Cache auszustatten, bei dem es sinnvoll wäre

 

[Yosup]

Richtig. Hyperthreading beherrschen sie ja auch.

Ja, leider. Immerhin bedeutet das wieder die Notwendigkeit von zahlreichen Mitigations. Auf Chips mit ausschlieslich E-Cores von intel (N 305 bspw.) kann man ohne diese Mitigations fahren.
Gerade auf Many-Cores mit Kernzahl im dreistelligen kann man gut auf die "virtuellen Threads" veryichten, es sind ja genügend physische da.

 

[Javeran]

AMD, entdecke die Möglichkeiten. Da ergeben sich ja tatsächlich lustige Planspiele was nicht alles für Zen5 machbar wäre. Heißt nicht dass es auch so kommt, aber für die Konkurrenz mit Sicherheit ein Ausrufezeichen.

 

[Känguru]

Beeindruckend, dass AMD die Kerne noch weiter dermaßen verkleinern kann. Soweit ich mich erinnere sind die im Vergleich zu Intels P-Cores sowieso schon relativ klein und effizient gewesen. Allerdings muss man Intel zu Gute halten, dass sie ca. 4 E-Cores auf der Fläche eines P-Cores unterbringen.
Jetzt bleibt noch die spannende Frage wie effizient die 4c-Cores von AMD sind und welche Performance sie im Vergleich zu Intels E-Cores bieten: vermutlich tritt EIN 4c-Core mit zwei Threads gegen ZWEI E-Cores von Intel mit jeweils einem Thread an.
Dass alle Cores die gleichen Befehlssätze unterstützen dürfte so oder so ein Vorteil für AMDs Lösungsansatz sein.

 

[Bunny_Joe]

Ja das ist wirklich nur auf Server/Enterprise/HPC ausgelegt.
Niedriger, jedoch dafür konstanter Takt ist hier zu bevorzugen, da man auf konstante Leistung angewiesen ist.
Auch der Trend zu hunderten Kernen auf einer CPU wird stark durch VMs getrieben. Wenn man mit einer CPU z.B. 64 virtuelle Instanzen statt 32 verkaufen kann, verdoppeln sich quasi die monatlichen Einnahmen.

 

[fox40phil]

16 Kern APU?! Anyone?!

 

[CDLABSRadonP...]

Das ist ein und das selbe Unternehmen aber gefühlt brilliert der eine Teil total und der andere wird quer subventioniert und mitgezogen.

Umkehrung der Situation zu Bulldozer- und Bulldozer-Derivat-Zeiten.
Allerdings kann aus dem mitgezogen werden auch ein großer Gewinn erwachsen; siehe RDNA2. Nur weil AMD gute L3-Caches parat hatte, konnte diese Generation glänzen. Vielleicht können sie bei RDNA4 ja abermals von der CPU-Entwicklung profitieren und vielleicht kann das H-Cache-Experiment bei Navi 31 und Navi 32 ja auch für CPUs genutzt werden.
(und hoffentlich kommt V-Cache noch für die beiden.

Könnte AMD nicht auch ein Zen4c-CCD und ein Zen4-CCD im Desktop kombinieren? BIGlittle Prinzip wie bei Intel?

Oh Gott... ein Zen4-3D-Cache CCD und ein Zen4c CCD auf einem chip. 8 Performance Cores und 16 (flächen-)effizienz-Cores

Können sie und man würde nichtmal Features verlieren wie bei intel P zu E core. Hat viele Vorteile da die ZenC kerne nicht wirklich "little" sind

Gibt auch schon Interviews dazu, dass dies der Plan ist. Also sowohl die Kombination als auch die Ausnutzung der Featuregleichheit. Wird sicherlich gleich jemand posten; ich habe es gerade nicht zur Hand.