News 2 × 2,5 Bit = 5 Bit: SK Hynix will PLC-NAND so schnell wie TLC machen

MichaG

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"Effektiv werden zweimal 2,5 Bit gespeichert"

Wie speichert man denn ein halbes bit? Es liegt ja entweder auf dieser oder jener Zelle. Mir ist klar, dass dies nur ein mathematisches Konstrukt ist (oder?) , aber sich das ohne reale Vorlage vorzustellen finde ich jetzt schwierig. Irgendwo muss dieses halbe, in der Realität unmögliche Bit ja liegen.
Wechselt das 5te Bit von Zelle zu Zelle? Existiert es bloß virtuell? Ist es im Grunde nur ein "Meta-Bit" das aus den 4 übrigen, realen Bits besteht?
 
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Naja, man hat in jeder Zelle 6 Spannungslevel und damit 6x6= 36 unterschiedliche Zustände, was für die 32 notwendigen Zustände bei 5 bit ausreicht.
Es "liegt" also nirgends ein halbes Bit, genausowenig wie überhaupt ein Bit in so einer Halbzelle liegt. Ohne die Info aus der zweiten Zelle ist die erste Zelle absolut wertlos.
Kann man sich vermutlich wie ein Zahlensystem mit Basis 6 vorstellen.
 
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Dadurch, das die Zellen mehr als zwei zustände speichern ist die Aussage mit 2,5 Bit ziemlich irreführend. 6 spannungslevel - also mehr als vier (2bit) und weniger als acht (3bit) ist die sinnigere Aussage.

Interessante Technik, PLC mit TLC Speed klingt gut. Ist der Flächenverbrauch hier identisch zu zwei normalen TLC Zellen?
 
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Das klingt jetzt erstmal alles super - aber wird bei der erhöhte Komplexität im Zellenaufbau dann tatsächlich auch ein Ersparnis in Produktionskosten ermöglicht? Bzw. lässt sich das auch auf derselben Fläche unterbringen wie eine 'traditionelle' PLC Zelle?

Aber zumindest der Pfad in Richtung HLC (6-bit) ist dann offensichtlich - 8 Zustände kennen wir von TLC zu genüge und 8x8 = 64 Zustände -> HLC ist der nächste logische Schritt. Ob man zwischen 6 oder 8 Zuständen unterscheidet dürfte dann auch keine explosive Erhöhung der Anforderungen bedeuten.

guggi4 schrieb:
Naja, man hat in jeder Zelle 6 Spannungslevel und damit 6x6= 36 unterschiedliche Zustände, was für die 32 notwendigen Zustände bei 5 bit ausreicht.
Wenn die klever sind, kann man mit den 4 übrigen Zuständen sicherlich noch irgendwie ECC betreiben...
 
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Tzk schrieb:
Ist der Flächenverbrauch hier identisch zu zwei normalen TLC Zellen?
Ich gehe stark davon aus, dass er niedriger ist, ansonsten wären zwei TLC Zellen ja die bessere Wahl ;)
Rickmer schrieb:
Wenn die klever sind, kann man mit den 4 übrigen Zuständen sicherlich noch irgendwie ECC betreiben...
Hab ich mich auch gefragt was die wohl mit den übrigen Zuständen machen
 
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guggi4 schrieb:
Ich gehe stark davon aus, dass er niedriger ist, ansonsten wären zwei TLC Zellen ja die bessere Wahl ;)
Das war auch mein Gedanke…

Was die übrigen Zustände angeht: nix machen die damit. Man lässt einfach etwas adressraum brach liegen… jede Zelle kann 6 Level, heißt pro Zelle bleiben bei drei nötigen Bit zum abbilden dieser Zustände einfach zwei Zustände ungenutzt.

Ist doch bei 24gb und 48gb DDR5 Modulen ähnlich. Dort braucht man auch einen größeren Adressraum, der dann teilweise brach liegt.
 
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Noch ist das Ziel nicht erreicht, das man alle paar Jahre eine neue SSD kaufen muss. (Achtung Sarkasmus)
 
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Die beiden Zellhälften sind getrennt, aber teilen sich eine Bit-Line. Pro „Site“ werden 2,5 Bit gespeichert, wofür lediglich 6 unterschiedliche Spannungen nötig sind. Zusammen ergeben sich 5 Bit bei nur 12 zu unterscheidenden Spannungsleveln.
Klingt für mich nach der Antwort auf "warum ist hier 6x6=32 statt 36"
Ohne jetzt wirklich groß Anhnung von der Materie zu haben, ein paar Gedanken:
  • Wenn in jeder Zellhälfte ganze 6 Zustände unterschieden werden, so müsste dies genau log(6)/log(2)=2,584... Bit entsprechen (denn 2^2,584...=6). Eine Zellhälfte kann also ca. 2,5 Bit an Informationen halten
  • Da bei PLC insgesamt 5 Bit (2^5=32 Zustände) unterschieden werden, ist die naive 50/50-Aufteilung auf "2,5 bit je Seite" mit obiger Rechnung ziemlich nahe aneinander und (in der Werbung) gut zu verkaufen.
  • Dass es nicht auf 36 Zustände kommt (aka 2xTLC) mag daran liegen, dass eine Bitleitung für beide Zellen geteilt ist, sprich die 5 Bit Eingang werden auf je 3Bit links/rechst aufgespaltet, wobei eine gewisse Überlagerung der l/r-Zustände eintritt. Es gibt also Kombinationen, die so nie in beiden Zellen auftreten können, zB. aus 11010 wird 110-010 --> links wird Zustand 110 codiert, rechts Zustand 010
    Zustand 110-110 kann es aber so nie geben
    In jeder Doppelzelle gibt es somit 4*2*4=32 Zustände, wobei der "mittlere" davon in beide Zellen einfließt (was den Faktor ~1,5 am Ende für das gemeinsame Bit ausnmacht)
Wie das aber technisch umgesetzt wird und ob das dann wirklich mehr Platz spart, werden die wohl wissen. Wenn aber zwei Leute an einem Wort schreiben, so geht das sicherlich schneller auch wenn es gewisse Überlagerungen/Doppelungen gibt.
 
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guggi4 schrieb:
Ohne die Info aus der zweiten Zelle ist die erste Zelle absolut wertlos.
Mir schwant nichts gutes was die Haltbarkeit dieses Konstrukts betrifft. Das ist quasi fest verbautes Raid 0 auf Zellebene. Und je kleiner die Zellen, desto anfälliger für Ionisierende Strahlung. Es hat schon seinen Grund das man sich gegen Single-cell PCL entschieden hat, es macht einfach keinen Sinn mehr.
 
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Bunkeropfer schrieb:
Klingt für mich nach der Antwort auf "warum ist hier 6x6=32 statt 36"
Ohne jetzt wirklich groß Anhnung von der Materie zu haben, ein paar Gedanken:
  • Wenn in jeder Zellhälfte ganze 6 Zustände unterschieden werden, so müsste dies genau log(6)/log(2)=2,584... Bit entsprechen (denn 2^2,584...=6). Eine Zellhälfte kann also ca. 2,5 Bit an Informationen halten
  • Da bei PLC insgesamt 5 Bit (2^5=32 Zustände) unterschieden werden, ist die naive 50/50-Aufteilung auf "2,5 bit je Seite" mit obiger Rechnung ziemlich nahe aneinander und (in der Werbung) gut zu verkaufen.
  • Dass es nicht auf 36 Zustände kommt (aka 2xTLC) mag daran liegen, dass eine Bitleitung für beide Zellen geteilt ist, sprich die 5 Bit Eingang werden auf je 3Bit links/rechst aufgespaltet, wobei eine gewisse Überlagerung der l/r-Zustände eintritt. Es gibt also Kombinationen, die so nie in beiden Zellen auftreten können, zB. aus 11010 wird 110-010 --> links wird Zustand 110 codiert, rechts Zustand 010
    Zustand 110-110 kann es aber so nie geben
    In jeder Doppelzelle gibt es somit 4*2*4=32 Zustände, wobei der "mittlere" davon in beide Zellen einfließt (was den Faktor ~1,5 am Ende für das gemeinsame Bit ausnmacht)
Wie das aber technisch umgesetzt wird und ob das dann wirklich mehr Platz spart, werden die wohl wissen. Wenn aber zwei Leute an einem Wort schreiben, so geht das sicherlich schneller auch wenn es gewisse Überlagerungen/Doppelungen gibt.
Für 2xTLC = 6 bit bräuchte es schon 64 zustände, oder wenn es so funktioniert, wie hier dargestellt 8 pro Zelle. Das dürfte erheblich schwieriger/langsamer sein als 6 Zustände zu unterscheiden.
 
Rickmer schrieb:
8x8 = 64 Zustände -> HLC ist der nächste logische Schritt.
Wäre es nicht sinniger, einfach 2Byte in zwei Zellen ab zu legen als zwei byte in eine doppelt so große?
Die multi-Cell Sache macht IMHO nur Sinn bei nicht ganzzahligen bitmengen pro Zelle.
Sonst ist der logische (und elektrische) Aufwand zur Kombination von Zellen nur sinnlose Extrakosten.

Oder die Flasche Wein beim Italiener hat alle Logik abgeschaltet.
 
scooter010 schrieb:
Wäre es nicht sinniger, einfach 2Byte in zwei Zellen ab zu legen als zwei byte in eine doppelt so große?
Wie kommst du darauf, dass die doppelt so groß ist?
 
guggi4 schrieb:
Naja, man hat in jeder Zelle 6 Spannungslevel und damit 6x6= 36 unterschiedliche Zustände, was für die 32 notwendigen Zustände bei 5 bit ausreicht.
Es "liegt" also nirgends ein halbes Bit, genausowenig wie überhaupt ein Bit in so einer Halbzelle liegt. Ohne die Info aus der zweiten Zelle ist die erste Zelle absolut wertlos.
Kann man sich vermutlich wie ein Zahlensystem mit Basis 6 vorstellen.
(wieso eigentlich "naja"?)
Also in dem Fall liegen auf den einzelnen Speicherzellhälften nur noch jeweils 2 vollstandige Bits (oder gar keine?), da das "halbe" Bit erst wieder außerhalb der geteilten Zellen aus der Zusammenführung der 6x6 Zustände entsteht, ansich also nur noch "virtuell" existiert.
Danke für den Gedankenanstoß, jedoch hat die Antwort meine eigentliche Frage zur semantischen "Richtigkeit" des Begriffs von 2,5Bit nicht angesprochen.
Mit der jetztigen info hat zu keinem Zeitpunkt dieses 0,5 Bit auf physikalischer Ebene eine physikalische Basis, anders als normalerweise ganze Bits in HDDs, Ram, "klassichen" SSDs, etc.
Es ist also nicht mehr als eine Art statistischer Witz, so wie ein Umberto Eco ihn machen würde:
(2 Bauern, einer hat kein, der andere hat zwei Hühnchen, im Duchschnitt werden beide satt)

Hierum ging es mir in der ersten Frage, ob die Aussage eine physikalische Repräsentation besitzt oder nur eine "Marketinginterpretation" ist, mit der jetzigen Bitte an MichaG das in den News nicht zu vermischen, oder zumindest darauf hinzuweisen bzw. sie als solche zu markieren.
Ich finde das Thema zwar sehr interessant, bin aber auch kein Crack was neue Speichertechnologien betrifft, d. h es könnte schon mal sein, dass ich so einen Begriff wie 2,5bit zu direkt auffasse, sehe mich da aber auch nicht als einzigen.

Und sowas
"Pro „Site“ werden 2,5 Bit gespeichert"
klingt eben erstmal wie eine phyikalisch korrekte Aussage
 
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Für mich kommt schon QLC Speicher nicht in Frage.
Also PLC erstrecht nicht.
Meine letzte SSD hatte noch MLC Speicher.
Die hat den Rechner überlebt und hat nach vielen Jahren immer noch 100% Gesundheit und deren Performance die Schnittstelle quasi ständig ans Limit geführt.
Daher wäre TLC noch in Ordnung.
Alles darüber hinaus ist nur noch Ramsch mit dem ich nichts zu tun haben möchte.
 
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CyrionX schrieb:
Danke für den Gedankenanstoß, jedoch hat die Antwort meine eigentliche Frage zur semantischen "Richtigkeit" des Begriffs von 2,5Bit nicht angesprochen.
Ich denke auch, dass in der News die Unterscheidung zwischen dem physikalischen Abspeichern von 2,5 bit (das ist Unsinn) und dem Abspeichern von Informationen mit dem Informationsgehalt von 2,5 bit nicht so klar rüber kommt. Hier speichert man 6 Zustände, was eben zwei ganzen Bit und einem teilweise genutzten entspricht. Normalerweise bräuchte man dafür 3 bit und hätte zwei Zustände "übrig".

NixMehrFrei schrieb:
Für mich kommt schon QLC Speicher nicht in Frage.
Also PLC erstrecht nicht.
Genau darum geht's doch hier. Das du die noch größeren Nachteile von PLC ggü. QLC und TLC eben nicht hast. PLC als einzelne Zelle wäre so schnarchlahm, das man es niemandem verkaufen kann und will. Daher der Kniff mit einer Doppelzelle, welche weniger Spannungszustände pro Hälfte benötigt.

Damit bekommst du TLC Speed, aber PLC Speicherdichte und damit günstige SSDs.
 
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Erstmal Abwarten, aber irgendwie bekomme ich da ein "will ich nicht haben" gefühl.

MLC, oder TLC mit DRAM Cache + SLC Cache, alles andere kauf ich nicht.

mfg
 
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Tzk schrieb:
Dadurch, das die Zellen mehr als zwei zustände speichern ist die Aussage mit 2,5 Bit ziemlich irreführend. 6 spannungslevel - also mehr als vier (2bit) und weniger als acht (3bit) ist die sinnigere Aussage.

Interessante Technik, PLC mit TLC Speed klingt gut. Ist der Flächenverbrauch hier identisch zu zwei normalen TLC Zellen?

Warum macht man nicht anstelle von 2,5+2,5 = 6x6=36 >2^5
Einfach das ganze noch einen Schritt weiter mit 2+2+2=4x4x4=64=2^6
Damit hätte man 6bit mit 12 Schreibvorgängen?

"Zusammen ergeben sich 5 Bit bei nur 12 zu unterscheidenden Spannungsleveln. Wäre die Zelle nicht derart geteilt, müssten hingegen ganze 32 Level unterschieden werden."
So verstehe ich das aktuell zumindest.
 
brabe schrieb:
Damit hätte man 6bit mit 12 Schreibvorgängen?
Wenn ich dich nicht falsch verstehe, dann benötigt aber 2+2+2 ja eine Zelle mehr. Gerade das ist nicht gewünscht.
Wie man da auf zwölf Schreibvorgänge kommt, ist mir auch noch nicht ganz klar - pro Zelle benötigt man imho nur einen, sofern vorher (z.B. per Cache) klar ist, was jeweils geschrieben (= welcher Zustand jeder zwei-Bit-Zelle zugewiesen) werden soll - bestenfalls wären das also drei Vorgänge bei 2+2+2 (bzw. zwei bei 2,5+2,5)...
 
Rickmer schrieb:
aber wird bei der erhöhte Komplexität im Zellenaufbau dann tatsächlich auch ein Ersparnis in Produktionskosten ermöglicht?

Wichtiger wäre aus meiner Sicht erst einmal das primäre Ziel weiter die Speicherdichte erhöhen zu können ohne Geschwindigkeit einbüßen zu müssen, so wie bei QLC. Kostensenkung folgt dann halt später.
 
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