Erstmal entschuldige die falsche Quellenangabe. Ich hätte es wirklich besser wissen müssen, schließlich habe ich das Paper mit HBX damals selbst in einen Artikel kondensiert. Und da habe ich auch die beiden verschiedenen Packaging-Varianten erwähnt. Die alte Grafik kam nur im neueren Artikel auch vor.ETI1120 schrieb:Beim Patent Fabricating Active-Bridge-Coupled GPU Chiplets hat AMD beide Variante gezeigt:
Tatsächlich sind es auch die beiden Grafiken von dir, die ich gesucht habe. Man sieht eine Active Bridge als einziges Chiplet, dass die beiden GPU-Chiplets durch einen gewissen Überlapp miteinander verbindet. Auf dieser Active Bridge wird Cache sein, das ist denke ich sicher. Die Frage ist, ob es zusätzlich weiteren L3-Cache gibt, und das erscheint mir anhand der beiden dargestellten Varianten fragwürdig. Bei der in Fig. 3 dargestellten Variante wäre ein L3-Stacking auf der Active Bridge möglich.
Ich gehe nicht davon aus, dass es L3 als eigenes Chiplet neben den anderen geben wird, sondern nur in die Bridge integriert und eventuell gestackt. Alles andere würde größere Anbindungsprobleme bedeuten, als es in der Bridge schon sind.