Volker schrieb:
Guter Punkt. Also IO. Ergänze ich. Hatte das Bild sachonmal gesehen, also den rechten Teil, aber irgendwie verdrängt^^
Edit: Ja Faktor 2 passt eher nur auf dem Papier, mal sehen wie sich der verändert am Ende. Da haben sie ja Spiel auch in der Größe, zumal N6 bei TSMC ja nun der Mainstream-Prozess wird und nicht mehr ganz sooo teuer ist.
Geben wir mal dem Montag die Schuld.
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1.) Spontan dachte ich zuerst das sich der Artikel auf das Bild bezieht, aber die Ausführungen haben nicht dazu gepasst.
Zuvor gab es die Ideengänge mit einem separaten GPU-Chiplet, allerdings kostet das Energie und macht alles deutlich komplizierter.
Ein paar WGPs im I/O-Die ist der perfekte Ort dafür, nicht unähnlich zum 32nm Westmere-Design von Intel mit CPU-Chips + I/O die mit iGPU.
"APU" mag vielleicht noch ein Begriff sein, unter dem man eine monolithische Aufbauweise versteht, dass wird sich dann mit Raphael und seiner Chipletform ändern.
Ebenso bei Intel mit Meteor Lake, wo dem Schaubild nach die CPU- und GPU-Chips getrennt gefertigt werden und auf einen Base-Die aufgelegt.
2.) Faktor 2 passt sehr gut zur Realität:
Die 7nm Zen2-Kerne sind fast halb so groß, wie die 14/12nm Zen1(+)-Kerne.
Da die Zen2-Kerne eine doppelte FPU-Breite besitzen, und größere Branch Target Buffers, wäre ein Zen1-Kern wirklich ungefähr halb so groß.
Die Fläche für den L2-Cache konnte halbiert werden, sogar ein Tick mehr.
Das Gleiche trifft ungefähr auf den L3-Cache zu, welcher nahezu den selben Flächenverbrauch fordert, jetzt aber 16MiB fasst und nicht nur 8MiB.
Also die aktuelle Logik und die SRAM-Zellen im 12nm I/O-Die wird man auf die halbe Größe drücken können, reichlich Platz für neue Features.