conf_t schrieb:
Ach, so eine 4000 APU mit 8 Kernen wäre genau das Richtige für den Serverchen daheim, spart man sich doch die dGPU.
Wenn AMD diesmal die ECC RAM Funktion nicht wieder entfernt bzw. den kaum erhältlichen Pro Version vorbehält.
pipip schrieb:
Nehmen wir ein 3/4 des Chips 210 mm^2 Chips also ca 160 mm^2 kommen wir ca 90 m^2 ohne CPU. Zen 2 Selbst ist ca 70 mm^2 groß, wobei die Hälfte L3 Cache von 32 MB ist. Dieser Cache ist aber auch so groß, weil er für das Chiplet Design die Latenzen etwas glättet.
Nehmen wir also 16 MB L3 Cache an, können wir das auch um 3/4 reduzieren, somit ca 53 mm^2.
Summiert man das ergibt sich ein 143 mm^2 großer 7nm Chip.
Damit dürfte man wohl nicht auskommen. Meine Rechnung sieht so aus:
Laut
Anandtech ist der Chip der AMD Radeon VII 331mm² groß (der ist ja auch Vega in 7nm) und hat 60CUs, auf 18 umgerechnet wären dies 99,3mm² Diefläche. Die
Chiplets mit 8 Zen2 Kernen sind 74mm² groß, wobei ein CCX 31,3 mm² groß ist, (vorher bei Zen/Zen+waren es 60 mm²). Der
I/O Chip in den RYZEN 3000 kommt auf 2,09 Milliarden Transistoren auf 125mm², während die Chiplets 3,9 Milliarden Transistoren auf 74mm² haben, im gleichen Verhältnis umgerechnet wäre er in 7nm gefertigt also nur 67mm² groß. Zusammen wären dies 240,3mm², gar nicht so viel mehr als die 213-mm² der alten RYZEN 2000 Dies, aber in den 99,3 mm² für die GPU ist ja auch anteilig der RAM Controller enthalten, der steckt aber auch und im I/O Die des RYZEN 3000. Diese haben auch die Logik zur Anbindung des zweiten Chiplets, die kann entfallen. Überhaupt dürfte man beim monolithischen Design einiges an Platz einsparen können, die derzeit für die Verbindungen der Dies benötigt wird, womit das Dies kleiner als diese 240mm² werden dürfte, aber bis 143mm² würde man wohl selbst nicht kommen, wenn man den L3 Cache halbiert. Wobei ich dies kaum glaube, da man ja auch für die iGPU einen großen Teil der Bandbreite der RAMs braucht, mehr Cache ist da also hilfreich um die RAM Zugriffe durch die CPU Kerne zu minimieren.
Wenn schon vor gut einem Jahr die 331mm² Dies für die Anfang des Jahren vorgestellte AMD Radeon VII bei TSMC in 7nm wirtschaftlich gefertigt werden konnten, dann dürfte es jetzt erst recht kein Problem sein, ein Die welches nur etwa 2/3 so groß ist, ebenfalls wirtschaftlich zu fertigen.
Fritzler schrieb:
Wirds LPDDR4X nur aufgelötet geben?
Auf die schnelle finde ich dazu keine SODIMMs.
Sieht leider so aus, ich habe auch bei der JEDEC keine Spezifikation für LPDDR4X DIMM gefunden, aber die meisten Dokumente dort muss man ja teuer bezahlen. Trotzdem habe ich wenig Hoffnung, denn es
gab auch LPDDR3, aber allenfalls DDR3 und DDR3L DIMMs. Vorsicht übrigens, denn LP wird bei Riegel auch gerne mal für Low Profile verwendet, VLP für Very Low Profile, aber hier steht das LP für Low Power, dies also bitte nicht verwechseln.
Novasun schrieb:
AMD muss es nur gelingen einen Stack mit 4GB HBM auf den Interposer zu bringen.
Interposer steht zwar für alles was die Dies verbindet, wird aber heutzutage eigentlich nur noch für Silizium Interposer verwendet, die braucht man für HBM wegen deren hoher Anzahl an Verbindungen auch, aber die sind leider auch teuer. Die Kaby Lake-G hatten dies und waren echte Exoten, denn die Kosten für sind hoch und dies obwohl Intel mit EMIB eine kostengünstige Version der Siliziuminterposer besitzt, bei denen ist der Die des Interposers kleiner, so dass nicht alle andere Dies komplett draufpassen müssen, sondern der Interposer nur teilsweis unter den Dies sitzt die er verbindet.
nazgul77 schrieb:
Ist denn bekannt, dass die iGPU in TSMCs 7nm gefertigt wird? Ich glaube dazu ist noch nichts bekannt.
Könnte ein Mutli-Chiplet-Design werden, wo die iGPU noch in 12nm gefertigt wird.
Warum sollte AMD dies machen, wenn sie das Vega Design sowieso schon auf 7nm portiert haben? Außerdem kommen die Notebook CPU der unteren TDP Klassen i.d.R. ohne HS, aber die Dies sind nie gleich hoch und damit hätte man ein Problem mit der Montage und Kühlung, wenn man kein monolithisches Design wählen würde. Eine neuen I/O Dies müsste man sowieso bauen, der aktuelle ist nicht für APU geeignet, dies hat Lisa damals bei der Vorstellung der RYZEN 3000 CPUs schon verraten und bei 12nm würde man außerdem auf die Effizienz der 7nm verzichten. Gerade bei Notebooks ist aber die Effizienz sehr wichtig, weil dort die Leistungsaufnahme die Taktraten bestimmt, zumindest die langfristig anliegenden Taktraten.
Die iGPU sollte also besser in 7nm sein und wenn man schon ein neues Chipdesign in 7nm baut, kann man auch gleich die CPU Kerne dort mit unterbringen, dies spart dann die Kosten der Montage der unterschiedlichen Dies auf einer Trägerplatine, es spart auch Energie gegenüber der Kommunikation zwischen unterschiedlichen Dies und vermeidet eben die Probleme wegen der unterschiedlichen Höhen der Dies, die man bei RYZEN und TR eben durch die verlöteten HS ausgleicht.
Molokai schrieb:
AMD muss einfach 2+SMT mit starker Vega IP (13 CUs) zum umschlagbaren Preis bringen für den Einsteiger Bereich damit die Leute die durch den Media Markt oder Saturn rennen das ding kaufen können.
Der eine will am liebsten HBM, was die Kosten extrem treiben würde, der andere das unterste Preissegment mit abdecken. Da AMD auf die Margen achten muss, werden sie kaum versuchen über den Preis auch den Einsteigerbereich mit Renoir abzudecken, dafür haben sie ja noch die bisherigen Zen/Zen+ APUs, deren Leistung in dem Segment auch ausreicht. Die alten TR2000 bleiben ja auch als Abrundung der TR nach unten im Programm, die TR 3000 ersetzen die Vorgänger nicht, sondern ergänzen sie nach oben. So dürfte es auch mit Renoir werden und gegen die 8 Kerne in Notebooks hat Intel derzeit nichts anzubieten, da kann AMD also auch entsprechende Preise verlangen und wird dies im Interesse der Margen auch machen.
).
