Mcr-King schrieb:
Also ich glaube CCX von AMD ist echt nicht schlecht, der Vorteil liegt beim Preis gegenüber Intel die brauchen für jede CPU eine Eigne Maske, dass treibt den Preis ins uferlos.
Klar, der Preis dürfte der Grund sein warum AMD sich dafür entscheiden hat, die könnten es sich gar nicht leisten so viele verschiedene Dies zu entwickeln um dann 16 und 32 Kerner mit eigenen Dies zu bringen und bei dem Konzept wird es auch davon abhängen wie schnell die Verbindung zwischen den Dies funktioniert, ob es überhaupt einen großen Unterschied macht ob die CCX auf einem einzigen Die sind oder nicht.
Mcr-King schrieb:
Aber der wirklich springende Punkt ist das Gesamtpacket und dass ist bei AMD stimmiger.
Das sehe ich nicht unbedingt so, der AM4 krankt an zu wenigen PCIe Lanes, die Chipsätze haben intern zwar PCIe 3.0, nach außen aber dann PCIe 2.0 Lanes und nur maximal 8, also auf den Niveau der Chipsätze bis zur 90er Generation von Intel und die paar PCIe 3.0 Lanes die es scheinbar wirklich gibt, werden aus irgendeinem Grund praktisch auf keine oard genutzt, vermutlich weil mit denen etwas schief gelaufen ist?
Mcr-King schrieb:
Daran wird auch Kabylake X nichts ändern im Gegenteil, dass wird es nur noch verschlimmern, denn was bringt mir ein 300€ Board wo ich nicht mal alles nutzen kann weil die CPU es beschneit.
Der einzige Sinn den ich in Kaby Lake-X sehen kann ist, dass man somit Kaby Lake auch auf die Enthusiasten Plattform bringt, denn die wirklich relevanten CPUs für den S.2066 sind die Skylake-X. Kaby Lake ist der CPU her nicht anderes, die iGPU kann minimal mehr und die Fertigung ist ausgereifter, die iGPU entfällt bei Skylake-X aber und die bessere Fertigung dürfte er sowieso bekommen, was sollte also ein richtiger Kaby Lake Schritt für die großen CPUs sein? Da kommt dann also nach dem Skylake-X der Cannonlake-X und die Kaby Lake-X und Coffe Lake-X wird mit den kleinen Dies des Mainstreams in den S.2066 gebracht, damit hat man sie dann für die Enthusiasten auch dort geboten, ohne neue Dies dafür entwickeln zu müssen.
Mcr-King schrieb:
Ich glaube Intel hat sich da verrannt in etwas weil sie halt Mainstream und Highend deutlich trennen wollten und jetzt steht man halt da und weis nicht mehr weiter.
Die Trennung von Mainstream mit bis zu 4 Kernen und High-End ist schon deutlich und technisch sinnvoll, bei den 4 Kernern muss man keine Ringbuse verwenden, die kann man viel schneller alle direkt miteinander verbinden, was viel effizienter ist solange es nicht so viele Kerne sind.
Krautmaster schrieb:
Ich denke Intel hat genauso ein "Problem" wenn zwischen den Ringbus kommuniziert werden muss, wie bei AMDs CCX.
Nicht genauso, der Ringbus ist viel schneller als die Fabric,
dieser Test zeigt es, da sind die Latenzen zwischen den Kernen des 5960X:
Bei RYZEN sieht es so aus:
Also Intel i7 5960X 14ns auf den beiden Threads eines Kerns, RYZEN 26ns
Intel i7 5960X 76ns zwischen zwei unterschiedlichen Kernen, RYZEN 42ns wenn die auf einem CCX sind, 142ns wenn die auf unterschiedlichen CXX sind, mehr als dreimal so viel. Wie gesagt sind 8 Kernen statistisch 50% der anderen Kernes auf einem anderen CCX, damit ist die Zeit im Mittel höher als bei Intel Ringbus CPU und beim 16 Kerner sind dann schon 75% der anderen Kerne auf einem anderen CCX und ob es bei zwei CCX die auf unterschiedlichen Dies sind bei 142ns bleibt oder die Zeit noch höher liegt, wissen wir auch noch nicht. Das die 42ns auf einem CCX besser sind als bei der großen Intel CPU wundert auch nicht, auf den kleinen 4 Kern Mainstream CPUs wird der Wert auch nicht höher als diese 42nm sein, vermutlich geringer da bei Intel ja auch die Zeit zwischen den Threads eines Kerns geringer ist.
Der Ringbus hat auch eine höhere Latenz für die Kommunikation der Kerne, nur eben bei weitem nicht so hoch wie RYZEN wenn er über die CCX Grenzen hinweg und damit über die Fabric kommunizieren muss. Die Beschränkung von Intel auf 4 Kerne im Mainstream hat durchaus technische Gründe und macht Sinn, weil die CPUs eben bei mehr Kernen auch Nachteile haben, wenn es um die interne Kommunikation geht, die sind wie man bei RYZEN sieht auch praktisch spürbar und gerade bei SW wie sie Heimanwender meist einsetzen und die nur selten wirklich viele Kerne ausnutzen kann.
D708 schrieb:
Ich bezog mich damit auf das SMT von AMD gegen das HT von Intel.
S.o., 14ns zu 26ns, irgendwie hat Intel das ganze besser gelöst, für AMD ist das Thema bei RYZEN aber auch noch Neuland.
D708 schrieb:
Wobei das Ringbussystem von Intel deutlich wichtiger ist, wie man sieht. Macht das DIE aber auch teuer.
Wobei das System der Ringbuse gerüchteweise auch schon bei Skylake-X durch etwas neues abgelöst werden soll, denn je mehr Kern an den Ringen hängen, umso ineffizienter werden diese. Es ist eben nicht so einfach CPUs mit vielen Kernen zu bauen wie die meisten hier sich das wohl vorstellen, zumindest wenn man eben eine schnelle Kommunikation und damit eine gute Skalierbarkeit auch von SW deren Threads viele Abhängigkeiten haben, erreichen möchte.
D708 schrieb:
Kann mich noch gut an die ganzen Tafeln/Suppenküchen in der DDR erinnern.
Wer muss denn bei uns hungern? Doch nur wer die Stütze schon in den ersten Tagen des Monates versoffen hat, aber lassen wir das. Die Innovationen der Computerbranche sind jedenfalls alle im Kapitalismus entstanden und nicht in der Planwirtschaft, die ist nämlich nicht zu wirklichen Innovationen fähig und in Venezuela, dem Land mit den größten Öl Reserven der Welt geht das Benzin aus, weil man die Raffinerien erst verstaatlicht hat und dann hat verrotten lassen. Erinnert an den alten DDR Witz: "Was passiert, wenn der Sozialismus in die Wüste kommt? Erst mal nichts - und dann wird der Sand knapp."
D708 schrieb:
Davon ab, werden die meisten Entwicklungen/Forschungen an Staatlichen Universität getätigt.
Da wäre ich mir nicht so sicher und außerdem arbeiten Firmen mit Universitäten zusammen und unterstützen diese auch bei der Forschung. Die praktische Entwicklung von den Grundlagen zum Produkt erfolgt danach fast ausschließlich in den Firmen.
D708 schrieb:
Die Frage zur Einschätzung, vorallem Holt/Krautmaster, könnte das Nadelöhr bei, sagen wir einmal aus Quatsch, 4000RAM Takt verschwinden/besser werden. Die Frage für mich, könnte Ryzen wirklich noch einen Satz nach vorne machen, wenn der RAM OC langsam in die Gänge kommt?
Die Frage ist, wie schnell die Fabric sein könnte und welche Nachteile es hat, wie z.B. ggf. die Leistungsaufnahme steigt, wenn man sie so schnell laufen lässt. Oder vielleicht schaltet sie auch ähnlich wie die PCIe Lanes dann irgendwann runter, wenn man den Takt zu sehr anhebt. Nur AMD weiß wieso man das mit dem festen Teiler von RAM Takt und Takt der Fabric gemacht hat, ob man dies noch neuen Masken ändern kann und dann ggf. auch ändern wird. Da sehe ich jedenfalls erstmal den ersten Ansatz um das Problem zu minimieren.
yummycandy schrieb:
Was gern vergessen wird: Der Ringbus bei Intel leidet auch unter hohen Latenzen, genau wie der CCX bei AMD. Allerdings gibt es wohl schon genug Softwareanpassungen, die dieses Problem vermeiden.
Was für SW Anpassungen sollten das sein? Ich kenne keine, denn die Latenz ist bei den CPUs Ringbus höher als bei den kleinen 3 und 4 Kernen ohne, aber eben für alle CPU fast identisch, es gibt da nicht diesen gewaltigen Sprung von 42ns auf 142ns wie bei RYZEN wenn der andere Kern auf eine anderen CCX sitzt, daher sind keine besonderen Anpassungen der SW nötig.
oldmanhunting schrieb:
Kann es eigentlich sein, dass man bei Ryzen keinen hohen RAM Takt fahren kann, weil der CCX den Takt limitiert?
Wäre auch möglich, solange beide fest aneinander gebunden sind, kann man von außen nicht erkennen wer da limitiert. AMD sagt ja auch nicht wieso es so gelöst wurde, ich kann mir kaum vorstellen, dass man dieses Problem nicht vorab in den Simulationen erkannt hat und wenn man dann noch sieht wie gering die offiziellen RAM Takte gerade bei Vollbestückung sind, dann wundert es mich umso mehr, dass man diese Lösung so auf den Markt geworfen hat. Das kann eigentlich nur einem Zwang oder Fehler geschuldet sein, vielleicht beim RAM Controller der ja auch zickig ist, wer weiß.
MK one schrieb:
man muss abwarten bis das Microcode Update kommt und höhere Teiler freischaltet .
Wobei dann die RAMs auch noch mitspielen müssen, die richtig schnellen kosten auch entsprechend viel. Außerdem ist man praktisch auf 16GB RAM pro Die limitiert, denn für mehr muss man Dual Rank RAM nehmen und/oder 4 DIMMs bestücken, beides führt dazu, dass der maximal erreichbare RAM Takt sinkt und damit dann eben leider auch der Takt der Fabric.