mae schrieb:
Ich habe nie behauptet, dass es einfach ist.
Ich habe mit Absicht zwei Stellen aus dem Interview verlinkt. Eine in der Mike Clark explizit erklärt, dass man das Front End aufbohren muss um überhaupt Nutzen aus den zusätzlichen ALUs ziehen zu können. Die andere, dass er neulich auch mit Zen 5 zu tun hatte.
Also wird AMD jede Menge Transistoren investieren, um diese beiden zusätzlichen ALUs zu implementieren und einigermaßen auszulasten.
Und diese Transistoren müssen sich lohnen, sonst würde AMD es nicht machen.
mae schrieb:
Naja, jedenfalls kosten die zusaetzlichen ALUs jetzt nicht so berauschend viel. Wenn Du aber z.B. 66% mehr ALUs auf z.B. einen Pentium Pro oder K7 (urspruenglicher AMD Athlon) schnallen wuerdest, wuerdest Du bei den allermeisten Anwendungen wohl deutlich weniger als 10% speedup sehen, einfach weil der Rest der Mikroarchitektur in fast allen Faellen zu wenig Arbeit fuer weitere ALUs bereitstellt bzw. weil das nur dazu fuehren wuerde, dass die vorherigen ALUs oefters auf Arbeit warten muessen.
Genau aus diesem Grund hat Mike Clarke erwähnt, dass man Transistoren ins Front End investieren muss.
Und das offizielle Statement von AMD zu wide issue lautet: Re-pipelined front end and wide issue.
Es stammt von der Folie mit der Volker den Artikel einleitet.
mae schrieb:
Es muss also an allen moeglichen Stellen was verbessert werden, damit mehr IPC herauskommen kann.
Das ist doch seit vielen Jahren so. Und auch bei Zen 6 wird es eine sehr lange Liste an Änderungen geben.
mae schrieb:
Die ALUs sind nur ein Teil davon; und da sie relativ billig sind, kann es sein, dass man da eine mehr dazugibt (also in diesem Fall 6 statt 5), auch wenn die nur 1% bringt.
Zen 4 hat 4 ALUs und Zen 5 hat anscheinend 6. Plus eine zusätzlich AGU.
Und hier macht Du es Dir zu einfach. Es gibt im CPU-Kern keine freie Fläche, die für weitere ALUs und AGUs reserviert ist, ...
Es geht nicht darum was man oder Du machen würdest. Es geht darum was AMD macht.
bad_sign schrieb:
Aber auch nur da (für Gamer).
Meine Interpretation ist:
- die anderen Programme profitieren kaum vom größeren L3-Cache, da sie bereits mit dem normalen L3-Cache genügend Cache-Hits haben. Da die Cache-Hits bei weitem überwiegen, fallen die Latenzen zum Speicher nicht so stark ins Gewicht.
- Games haben mit dem normalen L3-Cache relativ viele Cache-Misses. Bei Games kommen die Latenzen zum Speicher mehr zum Tragen. Die größere Kapazität mit dem 3D V-Cache steigert die Rate der Cache-Hits, was sich in einer höheren Performance und niedrigerem Verbrauch auswirkt.
In Vorträgen wird der Energieverbrauch beim Transfer von einem Bit wie folgt angegeben:
- Substrat wie bei Zen 2/3/4 und wahrscheinlich 5: 2 pJ/bit
- Fanout wie bei Navi 31/32 und wahrscheinlich Zen 6: 0,5 pJ/bit
Der Unterschied mutet gewaltig an. Aber ist er für die Entscheidung auf Fanout zu wechseln relevant? Wieso soll der Schritt zu Fanout ausgerechnet bei Zen 6 erfolgen soll. Der Übergang zu DDR5 war bei Zen 4. 2026 ist es IMO noch zu früh für DDR6.
bad_sign schrieb:
Das Problem ist halt, es kommt immer später
Wo ist hier das Problem?
Alle wissen dass die X3D-Varianten kommen, nur wenige kaufen eine CPU am Tag des Lauches.
Pleasedontkill schrieb:
Wahrscheinlich 30% in KI Berechnung oder nur bei einem expliziten Programm, kann aber auch eine andere dumme Ausrede kommen um sich dann aus den fast versprochenen 20-30% mehr Performance heraus zu winden.
Es gibt von AMD keine Zahlen zur Performancesteigerung von Zen 5. Also muss sich AMD aus nichts heraus winden.
foofoobar schrieb:
ETI1120 hat nichts beigelegt was seine Behauptungen stützen würde.
Es ist keine Behauptung, sondern die unfundierte Meinung eines Laien.
Ich bin eben so naiv anzunehmen, dass AMD im Frontend, Integerteil und Load/Store der CPU die Anzahl der Transistoren massiv erhöhen wird.
