Notiz CPU-Architektur: Intel bekommt Patent mit AMD-Zen-Schaubildern

[hRy]

Es ist doch schon irgendwie mega peinlich, Intel.

 

[TechFA]

Intel hat in den USA ein neues CPU-Patent zugesprochen bekommen, was nichts Außergewöhnliches ist – die AMD-Schaubilder darin sind [es] hingegen schon. Viele der Darstellungen entsprechen 1:1 denen von AMD, die der Hersteller beispielsweise im Rahmen von Konferenzen wie (der?) Hot Chips öffentlich dargelegt hat.

Muss leider Kleinlich sein aber [das] Außergewöhnliche ist ein Nomen und Eigenwort, wird daher groß geschrieben.
Es heißt glaube ich auch "der Ho Chips(-Konferenz)", ansonsten fehlt dem Satz der Sinn.

TechFA

 

[whynot?]

https://twitter.com/iancutress/status/1511716678199132173?s=21&t=FG4SJ_papTqUTId9rh48fQ

https://twitter.com/iancutress/status/1511718827083669508?s=21&t=FG4SJ_papTqUTId9rh48fQ

Da scheint beim Patentamt was schief gelaufen zu sein

 

[Piktogramm]

@Volker
Bitte lest doch einfach das Patent ersteinmal, bevor ihre Twitterberichterstattung macht -.-. Allein im Teil "Claims" steht es ja (das ist schnell gelesen):
https://www.freepatentsonline.com/11294809.html

Claims:

What is claimed is:

1. A processor comprising: a first coherent agent, coupled to an interconnect through a first cache, to decode and execute an instruction whose execution is to cause a cache line sized write of zeros at a memory address and to issue, to the first cache, a write command to initiate the cache line sized write of zeros at the memory address; the first cache, when there is a hit for a cache line responsive to receiving the write command and that cache line's cache coherency protocol state is a modified state or an exclusive state, to configure that cache line to indicate all zeros, and, when there is a cache miss responsive to receiving to the write command, is to issue the write command toward the interconnect; and a second coherent agent coupled to the interconnect through a second cache; the interconnect, responsive to receiving the write command, to issue a snoop to the second cache; wherein the interconnect, or the first coherent agent responsive to a message from the interconnect, is to cause an other cache line in the first cache to be configured to indicate all zeros when the write command and the snoop did not cause the cache line write of zeros to be performed.

2. The processor of claim 1, wherein the first cache, when there is a hit for the cache line responsive to receiving the write command and that cache line's cache coherency protocol state is not the modified state or the exclusive state, is to make that cache line's cache coherency protocol state be an invalid state and to issue the write command toward the interconnect.

3. A processor comprising: a first core to issue a write command responsive to execution of a cache line zeroing instruction, the first core also comprising a level 1 (L1) cache; the L1 cache coupled to receive the write command, to determine whether there is a hit or a miss in the L1 cache responsive to the write command, to determine responsive to the hit whether a cache coherency protocol state of a cache line that hit is one that grants the L1 cache authority to modify that cache line without a broadcast to at least one other cache, to configure that cache line to indicate all zeros responsive to the hit when the cache coherency protocol state of the cache line that hit is one that grants the L1 cache authority to modify the first cache line without the broadcast to the at least one other cache, and to issue the write command toward an interconnect responsive to the miss; and the interconnect, coupled to the first core, to issue, responsive to the write command, a snoop to those of the at least one other caches for which it must be determined if there is an other hit; wherein the first core, the interconnect, or the first core responsive to a message from the interconnect, is to cause an other cache line in the cache or one of the at least one other caches to be configured to indicate all zeros when the write command and the snoop did not cause the cache line write of zeros to be performed.

4. The processor of claim 3, wherein the first cache is to make the cache coherency protocol state be invalid and issue the write command toward the interconnect responsive to the hit when the cache coherency protocol state of the cache line that hit is not one that grants the cache authority to modify the first cache line without the broadcast to the least one other cache.

5. The processor of claim 3, wherein each of the at least one other caches, responsive to the snoop, is to determine whether there is the other hit or an other miss in that other cache, and to determine responsive to the other hit whether a cache coherency protocol state of the cache line that hit in that other cache is one that grants that other cache authority to modify that cache line without a broadcast to other caches.

6. The processor of claim 5, wherein each of the at least one other caches is to: configure the cache line in that other cache to indicate all zeros and issue a response message indicating zeroed responsive to the other hit when the cache coherency protocol state of the cache line that hit in that other cache is one that grants that other cache authority to modify the cache line that hit in that cache without a broadcast to other caches; and issue a response message indicating not zeroed responsive to the miss or responsive to the other hit when the cache coherency protocol state of the cache line that hit in that other cache is not one that grants the cache authority to modify the cache line that hit in that other cache.

7. The processor of claim 6, wherein the interconnect is to track receipt of the response messages to determine if the snoop caused one of the other caches to be configured to indicate all zeros.

Das Patent versucht Spezifika von Cachverwaltung über mehrere Cache Level hinweg als Erfindung geltend zu machen. Dabei wird Sowohl der Stand der Technik dargelegt und auch deutlich gemacht, wo der Neuigkeitscharakter der Erfindung liegen soll. Zum Darlegen der Stand der Technik wird AMDs Architektur bemüht. Was für ein Patent durchaus möglich ist, ohne dass es irgendwelche Auswirkungen hat.

Meine Vermutung dazu: Intel geizt seit Jahren mit Architekturinformationen und AMD ist da offener. Intel hat also die Informationen von AMD genutzt um ein modernes CPU-Design zu beschreiben anstatt Informationen zu eigenen Designs zu veröffentlichen.


PS: Jetzt wird mir die Forensoftware wieder mit dem "so zitierst du richtig Banner" auf den Sack gehen, weil das Zitat zu lang ist. Das nervt einfach sinnlos und ich schalte den Werbeblocker jetzt wieder an, mit entsprechender Regel für das Banner -.-

 

[bensen]

Krass, und das nach 4 Jahren Bearbeitungszeit. Sowas geht echt nur in den USA. Ich wittere schon, dass Intel in Kürze AMD verklagt, weil sie ohne geeignetes Abkommen Intel-Patente seit 2016 verwendet haben.

Mit Patenten hast du sonst nicht so viel zu tun oder?
Es werden überall auf der Welt Patente vergeben, mit belanglosem Zeug, was weder neu noch erfinderisch ist. Das ist Stand der Technik und wird dann clever verpackt um irgendwie der Konkurrenz Probleme zu machen. Die Patentämter kommem gar nicht hinterher den ganzen BS richtig zu prüfen.
Ist natürlich alles anfechtbar, kostet aber viel Zeit und Geld.

 

[Dittsche]

ekelhaft. aber wie erwartet von Intel

 

[Piktogramm]

Patente sind heutzutage nur noch eine Behinderung in der Entwicklung.
Sie fördernd die keinen Entwickler nicht (so wie es gedacht war), sondern dienen nur noch den großen Konzernen.

Meiner Meinung nach sollte das System von Grund auf umgestaltet werden.

Umgestalten wird da wenig lösen. Das gewähren von Patenten und damit Monopolstellungen über 10 bis 20 Jahre ist derart verlockend, dass die Motivation zum Ausnutzen aller Möglichkeiten extrem viel größer ist, als die Möglichkeiten der prüfenden Behörden.

 

[Palomino]

Ggf. urheberrechtlich bedenklich (zumindest in Deutschland)

Nein, du darfst in deinen Publikationen fremde Quellen nutzen, und wie im Artikel genannt hat Intel es ja auch korrekt vermerkt. Nirgendwo steht im Artikel das Intel sich eine Leistung von AMD, oder teile davon, patentieren lässt. Sonst müsste man jede wissenschaftliche Arbeit wegen Urheberrechtsverletzungen

Klarer Fall von Raubmordkopie.

Den Artikel hast du aber schon gelesen, oder?

In den Quellen zum Patent wird AMDs Präsentation von Zen 1 immerhin direkt vermerkt, sodass hier durchaus sauber gearbeitet wurde.

 

[dipity]

Ich glaube, es gibt ein chinesisches Sprichwort, das besagt: Nachahmung ist die höchste Form der Bewunderung.

 

[estros]

Komische News heute - keine Sternstunde von ComputerBase.

 

[markox]

Intel: "Hey wir wollen das hier gerne zum Patent anmelden. Wir schicken euch dazu mal die Bilder und Folien von der Konkurrenz, die das schon umgesetzt hat, ok?"
Patentamt nach 4 Jahren sorgfältiger Prüfung: "Geht klar."
Rest der Welt: "Hä?"

Naja, man selbst kennt ja die Hintergründe nicht und weiß auch nicht was das Patentamt weiß oder nicht weiß.
Ich will jetzt nicht behaupten, dass das so wäre, aber nur weil AMD Folien von einer Technik veröffentlicht und ein Produkt mit dieser Technik auf den Markt bringt heißt das nicht zwangsläufig, dass AMD die Idee dazu hatte oder das ganze patentiert hat. Rein theoretisch, so wie das Personal zwischen Intel, AMD und Co. hin und her wechselt, dazu die branchenübliche Industriespionage,... könnte die Idee, Laborversuche und sogar Prototypen in Intels heiligen Hallen entstanden sein und wurde wie Unzählige andere Ansätze einfach wieder verworfen. Wenn der Konkurrent dann mehr draus macht und gleich schöne Illustrationen veröffentlicht, waren die nicht nutzen um sein geistiges Eigentum zu schützen?

 

[xenoshin]

darf amd jetzt teile seiner zen architektur, oder design anfertigung für ihre eigenen cpus nicht mehr nutzen?

 

[pipip]

Meine Vermutung dazu: Intel geizt seit Jahren mit Architekturinformationen und AMD ist da offener. Intel hat also die Informationen von AMD genutzt um ein modernes CPU-Design zu beschreiben anstatt Informationen zu eigenen Designs zu veröffentlichen.

Also Intel hat erkannt dass sie mit dem Design von AMD reengineering betreiben müssen und bauen auf deren Basis ihre neue Architektur und haben gleich mal ein Patent für ihre Weiterentwicklung gemacht. Ist ja nichts schlimmes. Haben sie ja bei Athlon 64 auch gemacht hust* Kleiner Spaß.

 

[ZeroCoolRiddler]

Vielleicht werden die CPUs dann ja mal effizienter? ADL ist ja nicht gerade ein Wunderwerk in der Hinsicht.

 

[Majestro1337]

Immerhin wusste Intel schon damals wie ein moderner Prozessor auszusehen hat

 

[Bob_Busfahrer]

Lasst lieber mal @Piktogramm die News schreiben, wenn es um komplexere Themen geht, dann versteht man sie leichter und sie machen einen Sinn -.- Danke fürs Klarstellen @Piktogramm! Wertvolle Beiträge von Dir.

 

[S.Kara]

Schon lustig wie hier einige glaube dass Intel Technik AMD patentieren patentiert hat. Wenn Intel da was machen wollen würde hätten die wohl kaum ein AMD Schaubild verwendet.

Man darf beim Lesen von News ruhig mal mitdenken.

 

[7H0M45]

Na sobald es um Intel geht packen viele einfach wieder mal das Bashing aus, ohne zu wissen worum es überhaupt geht und was Intel sich hier überhaupt schützen lassen will

 

[der Unzensierte]

Das liest sich irgendwie so als hätten die Jungs und Mädels vom Patentamt nicht wirklich Ahnung von dem was sie so tun. Und Intel ist sich einfach für keinen noch so billigen move zu schade.

 

[-equal-]

Zen Forks von Intel, wer hätte das gedacht.