News Intel Arrow Lake-S: P-Cores bekommen mehr L2-Cache, LGA-1851-Samples gesichtet

[bensen]

...langsam könnte Intel die CPUs verlöten... die wechseln die Sockel wie andere die Unterwäsche 🤣
Andererseits... lieber nicht - wer weiß, zu welchen "Blödheiten" das Verlöten dann führt...

Der Sockel hat primär andere Gründe als dem Retail-User eine Aufrüstoption zu bieten.
Das langsam verstehe ich auch nicht. Die Sockelstrategie ist seit 15 Jahren die gleiche.

 

[HaRdWar§FreSseR]

Neue Fertigungsstufe? Gehts von Intel 7 (10nm++++++++++) endlich auf Intel 4 (7nm) ?

Dasselbe frage ich mich gerade auch, kann da mal einer drauf antworten.

 

[Duran]

@DevPandi
Das glaub ich ehrlich gesagt nicht. Zumindest nicht bei den aktuellen Größen.
Das der Ertrag immer abnimmt ist klar, aber da würden wir schon von Verdreifachungen, Verfünffachungen und so weiter sprechen.

Außerdem ist es umso schwerer einen Cache zu erweitern je höher die Taktrate ausfällt. Zumindest die schnellsten Caches müssen ähnliche Speeds haben da sonst Leistung verloren geht.
Bei WinRAR und Co wäre so eine CPU safe um mindestens 15 % schneller als das was derzeit am Markt ist.

Außerdem muss die Fläche eh belegt werden, immer kleiner machen geht nicht wenn es keine Kontaktflächen zum Kühler mehr gibt.

 

[BrollyLSSJ]

Wenn die Cache Vergrößerung was bringt, wieso nicht. Die Leute schreien ja nach immer mehr Performance.

 

[bensen]

Bei ARL-S fährt Intel zweigleisig. Das 8+16 compute tile wird in TSMC N3 gefertigt, während das kleinere 6+8 tile in 20A gefertigt wird. Bei der N3 Version gehen die meisten von N3B aus.

Quelle? Das sind unbestätigte Gerüchte. Und wer sind die Meisten? Es ist in meinen Augen völlig utopisch, dass Intel mit N3B auf halbwegs brauchbare Taktraten kommt. Wenn die wirklich TSMC für den Compute Tile nutzen, dann N3E.

Ergänzung (13. August 2023)

Hrhr so stimmt es wohl. Intel ist halt aktuell noch bei 10nm, hat noch kein 7nm und/oder EUV am Start.

Sorry, aber das ist doch BS. Intel 7 ist von der Density nicht schlechter als N7. N7 kam auch ohne EUV.
Intel hinkt ein bisschen bei der SRAM density hinterher. Zumindest hinter TSMC, Samsung läuft ja eh unter ferner liefen.

Ergänzung (13. August 2023)

Mir schon länger ein Rätsel warum nicht stetig der Cache erweitert wird. Dann könnte man die Taktrate noch leicht herunterschrauben, den Verbrauch (Spannung) dadurch reduzieren und wieder mehr Cache dranpacken.

Also du willst die Caches massiv vergrößern, was in höherer Latenz resultiert und dann willst du auch noch den Takt verringern, was die Latenz noch weiter verschlechtert. Klingt nach einem Rohktepierer.
Das kann man bei einem LLC machen, aber der L2 muss schnell sein.
Die Gerüchte besagen, das Intel eine weitere Cache-Stufe integriert. Würde mich nicht wundern, wir sind von Skylakes 12 Zyklen mittlerweile bei 16 Zyklen mit Raptor Lake angekommen. Gut, mit dem Shrink könnten die 3 MB vielleicht mit nur ein wenig höherer Latenz realisieren, aber bei 18 Zyklen wäre da schon 50% mehr als bei Skylake.

Spätestens seit Release des Broadwell war klar das dieser Weg Zukunft hat.

Broadwell hat keinen großen L2 Cache, sondern einen großen und langsamen LLC Cache in Form von eDRAM. Völlig andere Baustelle. Hier ist die Latenz weniger kritisch. Da geht es hauptsächlich darum weniger auf den Hauptspeicher zugreifen zu müssen.

 

[RKCPU]

Nicht nur, es gab Verzögerungen. Problematisch ist auch, dass N3B nicht Design kompatibel mit N3E ist. Also macht es nur bedingt Sinn, wahrscheinlich setzen AMD und Nvidia gleich auf N3E. Aber der ist nochmal deutlich später dran.

TSMC 4nm ist nicht wirklich zweitklassig für die nächsten 1-3 Jahre.
Jetzt mit 2025 und N3E zu planen macht durchaus Sinn. Wahrscheinlich reicht AMD sogar ein Zen 5+.

Ergänzung (13. August 2023)

Der Sockel hat primär andere Gründe als dem Retail-User eine Aufrüstoption zu bieten...
Die Sockelstrategie ist seit 15 Jahren die gleiche.

Jeder neue Socket lässt den Vorgänger und zugehörige Modelle bei OEMs bis Endkunde nicht veralten.
Angesichts des Mengen- und Kostendruck beim Desktop aus der Zeit gefallen.

 

[Duran]

@bensen
Deine Schlussfolgerung ist nicht richtig. Die Latenz wird auf jeden Fall sinken, nicht steigen. Es gibt auch fast keine SSDs die mit Cache langsamer sind wie ohne.
Es geht wie du schon festgestellt hast um das vermeiden von Zugriffen auf DRAM und langsamere Bereiche!

Bei weniger Taktrate kannst du den Cache leichter anbinden weil der muss diesen Takt mitmachen.
Die Levelstufe ist recht egal, Cache ist da zum Cachen. Der Unterschied in der Cachestufe ist die Geschwindigkeit (voll angebunden, mit halben Takt, Zugriff durch einzelne oder durch alle Kerne...).
Das man Befehlscommandos nicht an jeden weitergeben muss erklärt sich von selbst, die Ergebnisse jedoch könnten durchaus von anderen Recheneinheiten gebraucht werden.

Ich erinnere mal zurück. Der Pentium Prescott hatte 2 Mbyte Level 2 Cache. Und er war langsamer als heutige Modelle. Das heisst heute fließen mehr Commandos in der gleichen Zeit hindurch.
Rechnen wir die Anzahl der Kerne mal hoch, kannst du dir ungefähr denken wie klein die heutigen Caches sind.
Ein Teil wird durch Level 3 jetzt aufgefangen (shared) aber eben nicht alles. Level 1 war immer so klein weil man ihn voll anbinden wollte.
Bei AMD kannst du ja auch sehen das es funktioniert und das ist ein aktuelles Modell aus der heutigen Zeit.

 

[andi_sco]

SRAM ist schwierig kleiner zu bekommen.

Ja, so habe ich das auch mitbekommen.
Der Platzbedarf sinkt zwar, aber nicht mehr so stark, wie vor ein paar Jahren.
Aber, ob die E-Cores jetzt unbedingt den zusätzlichen Cache brauchen?

Mir schon länger ein Rätsel warum nicht stetig der Cache erweitert wird. Dann könnte man die Taktrate noch leicht herunterschrauben, den Verbrauch (Spannung) dadurch reduzieren und wieder mehr Cache dranpacken.

Weil der Cache auch nen Verbrauch erzeugt? Oder was glaubst du, warum es effizient ist, Teile von diesem abschalten* zu können?


*mhh, lässt sich der eigentlich mittlerweile in Schritten abschalten 🤔

Ergänzung (13. August 2023)

Sockel 1700

Und der 1200er nur für zwei

 

[Duran]

Der Verbrauch ist geringfügig. Und er lässt sich, wie du schon festgestellt hast seit vielen Jahren sogar in Teilbereichen abschalten! Ungenutzte Teile haben kaum einen Verbrauch.
Wenn du auf dem Desktop bist und kaum etwas tust wird ein großer Teil nicht verwendet.

Bei Spannung und Taktrate steigt der Verbrauch ja nicht mal linear.
Kurz: "Die Verlustleistung steigt linear mit dem Takt und quadratisch mit der Spannung."

 

[Trelor]

@Duran

Bei Spannung und Taktrate steigt der Verbrauch ja nicht mal linear.
Kurz: "Die Verlustleistung steigt linear mit dem Takt und quadratisch mit der Spannung."

Die statische Leistungsaufnahme (bei modernen nodes gerne mal 80% der Gesamtleistungsaufnahme) steigt sogar exponentiell mit dem Overdrive (Versorgungsspannung - Schwellenspannung).

 

[Duran]

Darum geht es vorallem. Bevor wir wieder sowas sehen wie 30 % mehr Verbrauch bei 10 % mehr Leistung (aktuelle Modelle), sollten wir mal den Verbrauch zurückdrehen und Cache auffüllen statt den Takt. Das könnte am Ende sogar ein Plusgeschäft werden.
Ist natürlich anwendungsabhängig wo es am besten reinhaut, es haben Rennspiele, KI Berechnungen und auch Kompression immer sehr gut profitiert von solchen Anpassungen. Selbst Anno ist bekanntlich ein CPU fresser gewesen und auch da schneidet ein Ryzen 3D gut ab.

 

[boxte30:Goas]

Wenn die CPU-Hersteller alle ihre unsicheren Sprungvorhersagen abschalten, dann kann der Cache wieder verkleinert werden.

Aber das ist ja langweilig, sichere CPU bauen...

 

[bensen]

@bensen
Deine Schlussfolgerung ist nicht richtig. Die Latenz wird auf jeden Fall sinken, nicht steigen. Es gibt auch fast keine SSDs die mit Cache langsamer sind wie ohne.

Du gehst auf keines meiner Argumente ein, von daher sehe ich nicht wo meine Schlussfolgerung falsch sein soll.
Eine SSD ist keine CPU. Und wir sprechen nicht von Cache oder nicht, sondern von großem langsamen Cache oder kleineren schnellen Cache.
Was ist denn bei dir die Latenz? Ziemlich pauschal. Der große Cache ist definitiv langsamer.

Es geht wie du schon festgestellt hast um das vermeiden von Zugriffen auf DRAM und langsamere Bereiche!

Es bringt eben nichts wenn die untere Cache-Stufe nicht wesentlich schneller ist als die darüber liegende. Es ist ein trade-off zwischen Größe, Durchsatz und Latenz. Selbst wenn man Kosten außen vorlässt, hat die Vergrößerung des Caches Grenzen.

Bei weniger Taktrate kannst du den Cache leichter anbinden weil der muss diesen Takt mitmachen.

Ja und? Niemand will Caches niedrig takten, da die Latenz wichtig ist. Hat schon seinen Grund warum die heutzutage mit vollem Coretakt laufen.

Die Levelstufe ist recht egal, Cache ist da zum Cachen.

Nein, ist sie nicht. Cachen bringt eben nichts, wenn die Latenz riesig ist.

die Ergebnisse jedoch könnten durchaus von anderen Recheneinheiten gebraucht werden.

Der L2 ist private. Da greift niemand anders drauf zu.

Ich erinnere mal zurück. Der Pentium Prescott hatte 2 Mbyte Level 2 Cache. Und er war langsamer als heutige Modelle. Das heisst heute fließen mehr Commandos in der gleichen Zeit hindurch.
Rechnen wir die Anzahl der Kerne mal hoch, kannst du dir ungefähr denken wie klein die heutigen Caches sind.

Jeder Kern hat heute ebenfalls 2 MB, wo sind die also klein? Dazu kommt pro Kern 3 MB L3 Cache.

Ein Teil wird durch Level 3 jetzt aufgefangen (shared) aber eben nicht alles. Level 1 war immer so klein weil man ihn voll anbinden wollte.

Was verstehst du unter voll angebunden?

Bei AMD kannst du ja auch sehen das es funktioniert und das ist ein aktuelles Modell aus der heutigen Zeit.

AMD hat nur 1 MB L2-Cache.

 

[GT200b]

Wenn die CPU-Hersteller alle ihre unsicheren Sprungvorhersagen abschalten, dann kann der Cache wieder verkleinert werden.

Aber das ist ja langweilig, sichere CPU bauen...

Besser man behält die Leistung, der kostenlose Regenschirm wird das schon regeln... xD

 

[Duran]

@bensen
Allein dein letzter Satz zeigt das keine Diskussion von dir erwünscht ist.
"AMD hat nur ... 1 MB" ist völlig irrelevant in dieser Betrachtung. Es IST ein Leistungsboost zu früher vorhanden: Das 3D Modell liefert mehr Performance trotz der Erweiterung. Ich weiß also nicht einmal wo dein Kritikpunkt liegt - es gibt keinen!
Wie ich vorher schrieb ist das Level nicht relevant, du kannst auch Level 6 anfügen wenn du das möchtest, das ist eine Designentscheidung. Es hat sich so ergeben das die kleineren Caches die schneller angebundenen sind. Das ist nicht in Stein gemeißelt. Der Broadwell war auch schneller in einigen Bereichen. Und er war anders...
Der Vergleich mit der SSD war sehr passend: Langsamer wird es nicht wenn du mehr cachest und dadurch weniger Inhalte langsam holen musst(!). Du schriebst "DRAM". DRAM kann langsamer sein aber das hast du bei deinen weiteren Beitrag dann nicht mehr berücksichtigt. Jeden Zugriff den du vermeiden kannst, ist ein Gewinn.

Es redet auch niemand davon besonders große Unterschiede zu fahren. Wir sprechen aktuell von 6 GHz die anliegen bei der Taktrate. Wenn du mit 5 GHz die Kernspannung um ganze 0,1 V senken kannst ist schon verdammt viel gewonnen bei Verbrauch und Wärmeentwicklung. Diesen Spielraum kannst du nutzen für andere Verbesserungen - genau und nur darum geht es mir.

Du scheinst nicht darauf einzugehen, das bei gesenkter Taktrate es auch leichter ist die Größe zu erhöhen (dein Kritikpunkt löst sich hier auf).
Auch hier hast du ein praktisches Beispiel: Der Ryzen 3D ist in Excel weder besonders langsam noch schlechter nutzbar wie ein 6 GHz Intel ... bitte nenn mir erstmal ein einziges Beispiel das es nicht funktioniert. Wenn ich in 90 % der relevanten Anwendungen eine Steigerung erreichen kann wähle ich diesen Weg.
Ich kann nur einen Grund sehen warum Intel das aktuell nicht tut: Vielleicht ist die Chipausbeute etwas schlechter bei so großen Bereichen die funktionsfähig sein müssen.
Warum ich in der Vergangenheit grabe habe ich auch geschildert. Heute fließen mehr Daten durch weil mehr Rechenoperationen möglich sind. Wenn ich in der Sekunde 3-5 mal so viele Daten verarbeiten kann, versteht es sich, das auch der Speicherbedarf leicht wächst.

Du stellst mir auch die Frage was ich unter voll angebunden verstehe: Ich? Gar nix. Intel und AMD verstehen was darunter... das anbinden mit fast maximaler Taktrate... und genau daher gibt es die Cachelevel. Je weiter du runter gehst desto langsamer kannst ihn machen. Es macht auch wenig Sinn ihn riesig und extrem langsam zu machen. Dafür nimmst du dann halt mehrere verschiedene Level und Größen.
Die Anzahl der Kerne sind für mich auch nicht besonders relevant, wenn wir von einfachen mathematischen Berechnungen sprechen ... wie eine Addition oder das bereithalten der Summe - zum weiterrechnen.

 

[Philste]

Es ist in meinen Augen völlig utopisch, dass Intel mit N3B auf halbwegs brauchbare Taktraten kommt.

Ist es auch. Deswegen sind die Performance Vorhersagen, die Igor geleaked hat und die von vielen Seiten als echt bestätigt wurden, ja auch so niedrig mit <20% im Multicore und <10% im Singlecore über einen 13900K. Arrow Lake wird eine CPU mit starker IPC und katastrophalen Taktraten. Man hat vor lauter Panik, das die eigenen Prozesse nicht fertig werden, zum Highend TSMC Prozess gegriffen und genau der ist jetzt Müll (bei hohen Taktraten).

 

[bensen]

@bensen
Allein dein letzter Satz zeigt das keine Diskussion von dir erwünscht ist.
"AMD hat nur ... 1 MB" ist völlig irrelevant in dieser Betrachtung. Es IST ein Leistungsboost zu früher vorhanden: Das 3D Modell liefert mehr Performance trotz der Erweiterung. Ich weiß also nicht einmal wo dein Kritikpunkt liegt - es gibt keinen!

Du willst es anscheinend nicht verstehen. Es geht hier um den L2 Cache.

Wie ich vorher schrieb ist das Level nicht relevant, du kannst auch Level 6 anfügen wenn du das möchtest, das ist eine Designentscheidung.

Doch ist es. Kannst du noch so oft wiederholen. Es wird nicht richtiger.
Der stacked L3 bei AMD ist ein Kniff um größere Kapazitäten ohne große latenz-penalty zu realisieren. Funktioniert so aber nicht für den L2.

Es hat sich so ergeben das die kleineren Caches die schneller angebundenen sind. Das ist nicht in Stein gemeißelt.

Es geht um die Latenz! Größere Caches sind zwangsläufig langsamer, da die Wege weiter sind. Das ist Physik, keine Designentscheidung. Das ist in Stein gemeißelt. Ausweichen in die dritte Dimension sind eine Lösung, aber das funktioniert eben Stand der Technik nicht für dem L2.

Der Broadwell war auch schneller in einigen Bereichen. Und er war anders...

Er hatte lediglich einen eDRAM als letzte Cache-Stufe. Das hat nichts mit der Größe des L2 zu tun. Habe ich dir schon erklärt.

Der Vergleich mit der SSD war sehr passend: Langsamer wird es nicht wenn du mehr cachest und dadurch weniger Inhalte langsam holen musst(!).

Da ist hier aber nicht das Thema. Es ist nicht nur die Frage wieviel gecashed wird, sondern wie lange die CPU auf die Daten warten muss. Der SSD ist die Latenz weitestgehend egal. Der Vergleich ist also komplett unpassend.

Jeden Zugriff den du vermeiden kannst, ist ein Gewinn.

Der Gewinn kommt aber eben nicht umsonst. Wenn alle Daten doppelt so lange bis zur CPU brauchen wird es eben langsamer.
Deswegen haben wir mehrere Cache-Stufen. Es bringt nichts den L2 riesig und langsam zu machen. Dafür gibt's darüber den L3.

Es redet auch niemand davon besonders große Unterschiede zu fahren. Wir sprechen aktuell von 6 GHz die anliegen bei der Taktrate. Wenn du mit 5 GHz die Kernspannung um ganze 0,1 V senken kannst ist schon verdammt viel gewonnen bei Verbrauch und Wärmeentwicklung. Diesen Spielraum kannst du nutzen für andere Verbesserungen - genau und nur darum geht es mir.

Hat nur nichts mit der Größe des Caches zu tun.

Du scheinst nicht darauf einzugehen, das bei gesenkter Taktrate es auch leichter ist die Größe zu erhöhen (dein Kritikpunkt löst sich hier auf).

Weil es halt einfach nicht stimmt wie du es darstellst. Das Problem des großen Caches ist die Latenz. Da hilft weniger Takt nicht.

Auch hier hast du ein praktisches Beispiel: Der Ryzen 3D ist in Excel weder besonders langsam noch schlechter nutzbar wie ein 6 GHz Intel ... bitte nenn mir erstmal ein einziges Beispiel das es nicht funktioniert. Wenn ich in 90 % der relevanten Anwendungen eine Steigerung erreichen kann wähle ich diesen Weg.

Keine Ahnung was das bedeuten soll. Hat jedenfalls nichts mit der Größe des L2 Cache zu tun.

Wenn ich in der Sekunde 3-5 mal so viele Daten verarbeiten kann, versteht es sich, das auch der Speicherbedarf leicht wächst.

Deswegen ist ja auch die Bandbreite der Cashes ein vielfaches von damals.

Du stellst mir auch die Frage was ich unter voll angebunden verstehe: Ich? Gar nix.

Ja das erklärt einiges. Eine Diskussion ist dann sinnlos.

Intel und AMD verstehen was darunter... das anbinden mit fast maximaler Taktrate... und genau daher gibt es die Cachelevel.

Es gibt Cachelevel, da man schnelle Zwischenspeicher braucht. Diese können aber nicht gleichzeitig groß sein. Mit mehren Leveln erreicht hat man schnelle Speicher und große Speicher, weil beides gleichzeitig nicht geht.

Es macht auch wenig Sinn ihn riesig und extrem langsam zu machen. Dafür nimmst du dann halt mehrere verschiedene Level und Größen.

Du redest die ganze Zeit davon ihn größer (und damit langsamer) machen zu wollen.

Die Anzahl der Kerne sind für mich auch nicht besonders relevant, wenn wir von einfachen mathematischen Berechnungen sprechen ..

Du hast die Anzahl Kerne ins Spiel gebracht.

 

[Ltcrusher]

es gibt auch Gerüchte das Intel bei Arrow Lake und Lunar Lake HT rauswirft.

Je nach Entwicklungsstand und Markterscheinung der Produkte sind wir dann bei..."drölfzig P-Kernen und einunddrölfzig E-Kernen", so daß man HyperThreading zumindest bei gewissen Prozessoren rauslassen könnte (so könnten die Leute bei Intel denken).

Das sich Produkte ohne die weiteren virtuellen Kerne auch im oberen Regal verkaufen, hat Intel ja seinerzeit beim i7-9700K gesehen...der hatte ja nur 8 Kerne / 8 Threads.

Aber Gerüchte sind eben nur Gerüchte und bis seriöse Medien wie Computerbase, PC Games Hardware, @der8auer oder Igor's Lab das bestätigen, sollte man das alles mit Vorsicht genießen und eher in Frage stellen.

@Duran dem Broadwell wurde meiner Meinung nach zum Verhängnis, daß er als Sockel 1150 DDR3 Prozessor dann von der Leistung zu nah am neuen 1151v1 DDR4 Skylake dran war.

Broadwell Entwicklungen wäre der bessere "Haswell Refresh" gewesen, statt einem i7-4790K oder einem Xeon E3-1231v3.

 

[Duran]

@bensen
Ich kann dir technisch in keinster Weise zustimmen.
Zum einen übersiehst du von Beginn der Diskussion an den allerwichtigsten Punkt: So gut wie jeder (integrierte) Cache ist sinnvoller als ein externer/weiterer Zugriff... genau deshalb gibt es sie überhaupt.
Wäre der Arbeitsspeicher stetig schneller würde man nur diesen verwenden. Oder wir würden alles aufs Mainboard löten. Warum wir das nicht tun, du hast dir die Antwort selbst gegeben: Langsamer.

Dann gibt es noch den Punkt den du übersehen hast: Daten können von oben nach unten geschoben werden

Mit den Multicore-Prozessoren kamen die Begriffe Inklusiv- und Exklusiv-Cache auf. Inklusiv-Cache bedeutet, dass Daten im L1-Cache auch im L2- und L3-Cache vorhanden sind. So lässt sich die Datenkonsistenz zwischen den Kernen leichter sicherstellen.

Du schreibst fast als ob Spannung ziemlich egal wäre... ganz und gar nicht! Ich halte es für den allerwichtigsten Punkt in der aktuellen Fertigungstechnik!
Die Verlustleistung samt Temperatur ist ein begrenzender Faktor. Warum verkleinert man? Um mehr auf die selbe Fläche zu bekommen und Material zu sparen - in der Regel auch um die Spannung senken zu können.
Von den Leckströmen die wir beim Pentium 4 hatten sprech ich gar nicht erst, hohe Taktraten sorgen nämlich für weitere Probleme in dem Feld.
Wenn du schon von Physik sprichst, genau die ist das Limit wenn es darum geht mehr Taktrate rauszuquetschen. Das Material streikt irgendwann und zuhause ist es nicht praktikabel Verlustleistungen über 350 Watt wegzukühlen.

Deine Worte:

Du redest die ganze Zeit davon ihn größer (und damit langsamer) machen zu wollen.

Ryzen 3D hat diese Falschbehauptung bereits widerlegt. Ist er in den meisten Anwendungen rückständig? Ist er in Excel nicht brauchbar? Genau deshalb habe ich dieses Beispiel gebracht um dir nahezulegen einen Test zu lesen)!
Größer kann in Praxis schneller sein - dadurch das Zugriffe vermieden werden.

Ich sprach nicht davon etwas langsamer zu machen, ich sprach davon zu erweitern. Und bevor du weiter an meinem Thema vorbeireden magst (ich werde nicht abweichen), du kannst auch Cache schneller machen - denke mal an Zyklen. Es gibt auch beim DRAM unterschiedliche Zugriffszeiten...
Wenn du schreibst "hat nichts mit Level 2" zu tun darf ich lachen, denn alles beginnt ganz oben - mit dem ursprünglichen Rechenauftrag.
Auch Intel widerspricht dir jetzt, sie wollen den Cache vergrößern. Warum tun sie das? Leistung. Vielleicht überdenkst du diesen Beitrag nochmal.
Mein Einwand war lediglich: Warum nicht noch mehr als das gebotene... technisch ist es drin.

 

[Philste]

Ryzen 3D hat diese Falschbehauptung bereits widerlegt.

Du verstehst es wirklich nicht, oder? Die 3D sind per Kupferbonding 3D gestackt, sodass der physische Weg des erweiterten Caches genauso lang ist wie vorher beim 32MB Cache. Und das geht eben beim L2 nicht!!! Willst du über jeden Kern per 3D Stacking einen 1mm^2 großen Die setzen oder wie?