News Intel Coffee Lake-U: Die stärksten 28-Watt-CPUs haben wieder 128 MB eDRAM

[Holt]

Den Artikel auf Anandtech hat ich inzwischen auch gelesen.

Hier geht es ja zur Sache. 4,5 ghz und 8 Threads, da sind wir ja leistungsmäßig beim Desktop.

4,5GHz wird es aber nur geben, wenn nur ein Kern belastet wird, bei Last auf allen 4 Kerner wird so ein Takt allenfalls nur wirklich ganz kurz anliegen, dann weder das Power Limit im UEFI noch die Kühlung dürften reichen um länger auch nur die gleichen Taktraten wie bei vergleichbaren Desktop CPU zu halten.

Dabei ist bei 4,5GHz und 8 Threads ja noch nicht einmal Schluss, laut Anandtech schaffen der Core i9-8950HK[ und der Xeon E-2186M mit Thermal Velocity Boost (TVB) sogar 4,8GHz maximalen Turbotakt und beide haben 6 Kerne / 12 Threads bei ebenfalls 45W TDP.

 

[Krautmaster]

Nur kann schon seit Skylake den eDRAM nicht mehr als L4 Cache herhalten. Und da sich bei der Grafik nichts getan hat zu Kaby Lake wird das auch hier der Fall sein.

haste da iwo Quellen dazu?

Edit: Hier etwas mehr
https://www.anandtech.com/show/9582/intel-skylake-mobile-desktop-launch-architecture-analysis/5

Rather than acting as a pseudo-L4 cache, the eDRAM becomes a DRAM buffer and automatically transparent to any software (CPU or IGP) that requires DRAM access. As a result, other hardware that communicates through the system agent (such as PCIe devices or data from the chipset) and requires information in DRAM does not need to navigate through the L3 cache on the processor. Technically graphics workloads still need to circle around the system agent, perhaps drawing a little more power, but GPU drivers need not worry about the size of the eDRAM when it becomes buffer-esque and is accessed before the memory controller is adjusted into a higher power read request. The underlying message is that the eDRAM is now observed by all DRAM accesses, allowing it to be fully coherent and no need for it to be flushed to maintain that coherence. Also, for display engine tasks, it can bypass the L3 when required in a standard DRAM access scenario. While the purpose of the eDRAM is to be as seamless as possible, Intel is allowing some level on control at the driver level allowing textures larger than the L3 to reside only in eDRAM in order to prevent overwriting the data contained in the L3 and having to recache it for other workloads.

liest sich so als ob er dennoch auch bei CPU Tasks vorteilhaft sein kann, aber nicht mehr jeder Ram Zugriff über diesen stattfinden muss. Man müsste ihn aber gezielt füllen oder?

 

[majusss]

Hier: https://www.anandtech.com/show/9582/intel-skylake-mobile-desktop-launch-architecture-analysis/5

Bis zu ca. 65% scrollen.

"Rather than acting as a pseudo-L4 cache, the eDRAM becomes a DRAM buffer and automatically transparent to any software (CPU or IGP) that requires DRAM access. As a result, other hardware that communicates through the system agent (such as PCIe devices or data from the chipset) and requires information in DRAM does not need to navigate through the L3 cache on the processor. "

Hört sich jetzt nicht langsamer an als die L4 Variante

 

[Krautmaster]

same same

 

[Ralf555]

https://ark.intel.com/products/137979/Intel-Core-i7-8559U-Processor-8M-Cache-up-to-4_50-GHz


Intel Iris Plus Graphics 655 statt 650!