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NewsSamsung Foundry Forum 2023: 2-nm-Prozess ist 2025 startklar und 1,4 nm folgt 2027
Dr. Cutress (TechTechPotato) hatte gestern ein Video hochgeladen, wo eine relevante Folie mit Quelle ITRS bei war:
(Video mit Zeitstempel)
YouTube
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Intel bringt 18A zuerst für eigene Chips, mit foundry 18A Chips ist nicht vor H2 2026 zu rechnen. Übrigens bringt TSMC ihre backside power Variante erst mit N2P, der für 2026 auf der Roadmap steht. Intel bringt PowerVia mit bereits für 20A. Also Intel 18A und TSMC N2 Derivate werden wohl noch länger aktuell bleiben, zumal die größeren non-Apple Chips erst viel später das neueste von TSMC verwenden. N3 Chips von AMD/Nvidia wird es vielleicht erst im Jahr 2025 geben.
Das wurde uns in unserer Ausbildung schon von 28 nm erzählt, dass von den Leckströmen nicht viel mehr geht ... und die Entwicklung geht noch immer rapide voran. Wie kommst du drauf?
Und Leckströme ist das einzige was interessiert? Die Transistordichte steigt definitiv nicht mehr so stark wie früher mal.
Reine Shrinks sind kaum noch effektiv. Es geht eben mehr um tiefgreifendere Änderungen im das auszugleichen. FinFET, jetzt GAA und BPD. Das wird sehr spannend.
Von Samsung erwarte ich rein gar nichts. Deren semi Sparte ist noch schlimmer als Intel.
Kunden haben die auch so gut wie keine mehr. SoC werden da nur noch Low cost gefertigt. Selbst Samsung Electronics ist jetzt bei TSMC mit dem Snapdragon.
Bin mal gespannt was da überhaupt in 3GAP kommt und wann.
Und Leckströme ist das einzige was interessiert? Die Transistordichte steigt definitiv nicht mehr so stark wie früher mal.
Reine Shrinks sind kaum noch effektiv.
Die Leckströme (statische Leistungsaufnahme) sind bei modernen Nodes der limitierende Faktor.
Die Leistungsaufnahme beim Umschalten macht je nach Node nur noch 20-10% der gesamten Leistungsaufnahme aus. Um das zu kompensieren wird immer großflächiger auf HVT Zellen (und damit auch höhere Delays pro Zyklus) und auf Verbesserungen in Aufbau, Materialwahl (high K Materialien) und Geometrie gesetzt, um eine bessere Kanalkontrolle und weniger Tunnelströme zu bekommen.
Silizium Atome haben einen Radius von 111 Picometer. Das sind 0,111 Nanometer. Selbst bei "echten" 2nm (sind wir noch weit von entfernt) wäre also rein von der Atomgröße her noch jede Menge Platz.
Das ist aber graue Theorie, denn bereits ab "echten" 5nm funktioniert das mit Silizium nicht mehr:
However, transistors are now approaching their theoretical limits when it comes to the sizes of their gates. Below roughly 5 nanometers, silicon can no longer control the flow of electrons from sources to drains because of a quantum-mechanical effect known as tunneling.
Irgendwann müssen also neue Materialien her. Silizium wird irgendwann ausgedient haben. Letztes Jahr haben Wissenschaftler unter Laborbedingungen mit Graphen und Molybdenum funktionierende Transistoren mit 0,3nm Strukturen geschaffen. Da könnte die Reise hingehen...
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Du kannst gerne einen auf empört machen, aber wie genau würdest du die Aussage denn interpretieren? Was genau passiert am Ende der Fahnenstange? Wird eine andere Fahnenstange draufgeklebt?
Density wie bei TSMC 1-2 Gens zuvor, Effizienz wie bei TSMC 2-3 Gens zuvor und Yields so katastrophal, dass Ermittlungen laufen, ob die Verantwortlichen die Zahlen vorab nicht schlichtweg gefälscht haben.
Genau das macht man nicht. Schau mal genauer in deiner Quelle nach. Man nimmt da die Größe von Standard Logik Schaltungen.
Analoge Schaltungen und SRAM bleiben außen vor.
modena.ch schrieb:
Intels zukünftiger 4 Prozess ist auf dem Papier ziemlich dort wo Samsungs 5LPE (Early) welcher ab 2018 in Risikoproduktion war unterwegs.
Ja, wenn man Äpfel und Birnen vergleicht. Also in dem Fall UHD mit HP.
4LPP HD liegt gleich auf mit N7 HD. Da TSMC aber schon bei 5 bzw. so gut wie 3nm ist, sind es 1-2 Generationen Rückstand.
Intel 4 gibt's nur als HP.
Und bei der Effizienz liegt 4LPP auch irgendwo bei N6.
Die SRAM Zellen Grösse auf N7 HD ist so gross wie die bei Samsung 7LPE/LPP/5LPE/LPP/4LPE/LPP
Aber die Transistoren Dichte ist vor allem hinten raus um Klassen besser.
Da ist auch TSMC bei 4/5NM kaum voraus.
Die letzte Schätzungen liegen für 2nm bei $30.000 je 300mm Wafer oder etwa 50.000mm netto funktionsfähige Chips.
AMD und ca. 75 mm2 Zen6 Chiplet müsste dann $65 nur für das CPU Chiplet zahlen, dazu noch grob $50 für ein I/O Chiplet mit RDNA Grafil, AI und vielleicht noch wenigen little-Cores.
Gerade noch machbar, aber das Ende der Fahnenstange wird greifbar.
