News Halbleiterproduktion: Samsung plant mit 2 nm in 2025 und 1,4 nm bis 2027

[MujamiVice]

Ich frage mich, was kommt danach?

Pico
Bei den Angaben wird ja sowieso geschummelt!

 

[Colindo]

könntet ihr mal einen Artikel oder ne Info zu den Fertigungsstrukturen machen was sich so halbwegs dahinter verbirgt?

Das ist so ohne Weiteres nicht möglich, da die Namen wirklich beliebig gewählt werden. Die einzelnen Technologien, um die Transistordichte weiter zu erhöhen, kann man aber erklären. Das habe ich in diesem Artikel für CB gemacht: Chipfertigung: Innovationen gestern, heute und morgen

 

[Draco Nobilis]

Persönlich hoffe ich das Samsung dran bleibt, wenn GAA gut wird kommen die Kunden womöglich zurück.
Das mit dem packaging ist blöd, das könnte den GAA Vorteil zunichte machen und TSMC Zeit geben.

 

[scryed]

Eigentlich ist das mit bloßem Verstand kaum noch vorstellbar, was der Mensch da baut.

Wer weiss was die da messen oder wo die Werte für die nm Angaben hergeholt werden ....Trift aber auf alle jerstellert zu nacher nehmen die einfach den Luftraum zwischen zwei Drähten um das Mal so auszudrücken was am Ende nicht wirklich mit der grosse der Hardware zu tun hat

Irgendwie glaub ich keinem die nm Angaben

 

[Duke711]

Irgendwie glaub ich keinem die nm Angaben

Die Angaben stimmen. Nur misst man hier keinen Transistor da ein Transistor kein einfacher Würfel ist und schon gar nicht bei einem drei dimensionalen Transistor, sondern die kleinste Strukturbreite vom Transistor

 

[dr_lupus_]

Werden die Beiträge nicht Korrektur gelesen?

 

[Humbertus]

Spannend was da noch alles kommt. Bin mal gespannt wann erste Produkte mit GAA kommen und wie die sich schlagen. Tut mal gut zur Abwechslung mal was zu lesen was lust auf die Zukunft macht

 

[Philste]

Ist halt auch wieder die Frage, was 2nm und 1.4nm bei Samsung heißen. 5nm waren eher 7nm+, ich bezweifle ehrlich gesagt, dass sowohl 2nm als auch 1.4nm ein komplett neuer Node sind.

 

[Fujiyama]

Kleine Randbemerkung: Das Wort "in" in der Überschrift wir eigentlich im deutschen so nicht verwendet, dass kommt aus dem englischen.
Im Deutschen ist es sogar etwas einfacher, man lässt das "in" einfach weg oder schreibt "im Jahr 2025", statt "in 2025"

 

[Salutos]

Wie schnell doch nun alles gehen soll bei kleineren Fertigungsstrukturen.
Ob Intel oder jetzt auch Samsung....wir überholen....oder sagt man besser wir unterbieten alles?
Frei nach dem Motto, "Es ist nur der ein Superheld der sich selbst für super hält"

Die vergangen Monate und Jahre haben gezeigt, man (speziell Intel) kann sich eine moderne Fertigung nicht herbeireden! Schauen wir mal...

 

[ETI1120]

Zum Thema Samsung. Weniger reden und endlich Mal die Prozesse zum Laufen bringen wäre dringend angesagt.

Die Gesichter als die ersten 3 nm Chips aus HVM präsentiert wurden sagen alles. Die glauben es selbst nicht.

da die Transistoren nicht mehr kleiner gemacht werden können seit einer weile,(meines Wissens nach) ist das noch ein Bezug auf die Leiterbahnabstände oder einfach so weiter verkleinert ich habe da nicht wirklich eine Ahnung so etwas Licht im Dunkel wär mal schön.

Die Bezeichnungen der Nodes haben nichts mit der Realität zu tun.
Aber die realen Masse verringern sich schon noch, nur liegen sie erheblich höher als es die Namen suggerieren.

Das folgende aus "INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS ™" 2021
Executiv Summary

Die reale Bezeichnung für n3 wäre G48M24, also Gate-Länge 48 nm und kleinster Leiterbahn Pitch 24 nm.
wie gemessen wird 1. Grafik, einige Parameter der nächsten Nodes 2. Tabelle

 

[shortex]

Wichtig, die Abhängigkeit von TSMC ist gewaltig und eine ja schon fast monopolstellung.
Wichtiger schritt !

Ergänzung (4. Oktober 2022)

Die Gesichter als die ersten 3 nm Chips aus HVM präsentiert wurden sagen alles. Die glauben es selbst nicht.

Ufff... Bilder sagen mehr wie 1000 worte gerade....

 

[c2ash]

@DJMadMax
Vor langer Zeit war es bei Intel mal so, dass die Strukturangabe sich auf den Abstand zwischen Gate und Source eines Transistors bezog. Hat also mit der Leiterbahn überhaupt nichts zu tun. Heute definieren sich die Firmen (Marketing) die Strukturbreiten selber neu, dass somit so gut wie kein Vergleich möglich ist.
Ist so, als wenn sich jeder das Meter eigens definiert.

 

[deo]

TSMC kann am wenigsten dafür, dass sie Monopolist geworden sind. Aber wir können damit leben, wenn sie in mehren Kontinenten fertigen und nicht konzentriert auf einer Insel, die jederzeit im Inferno enden kann. Das ist eine Schande, dass wir es sehenden Auges so weit kommen lassen. Sie müssten wie die Autoindustrie einen erheblichen Teil in den Ländern fertigen, mit denen sie weiterhin Geschäfte machen wollen.

 

[Janami25]

OT: Dieses (Wirtschafts-) System haben wir uns selber geschaffen. Da kommen wir auch nicht mehr raus, egal was wir uns wünschen würden.

So ist das nun mal in einer globalisierten und China-gerichteten (technischen) Welt. Es gibt kein zurück mehr.
Wenn wir China Sanktionieren würden, wären wir wieder in ein paar Jahren in der Steinzeit. Moralvorstellungen sind zwar wichtig, aber wenn es um die "Wurst" geht, ist einem "das Hemd näher als der Rock". Und das wird sich letztendlich durchsetzen.

 

[Seinfeldfreak]

Ich frage mich, was kommt danach?

Ja, wo wird die Grenze sein?
Und könnte man nicht bspw. 2nm überspringen und gleich auf 1.4nm gehen? Technisch sollte das auch früher machbar sein, wenn man die Entwicklung voll darauf konzentriert. Aber vermutlich will man jeden Zyklus voll ausnutzen, um dann jeweils genug Endprodukte damit verkaufen zu können.

 

[Ra9n@R0Ck]

Schon zu 22nm Zeit sagte ein Intel-Ingenieur, auf diesem Chip ist keine Struktur 22nm groß, heute sind diese Zahlen erst recht leere Marketingfloskeln. Mal Laienhaft gefragt: Warum einigt sich die Industrie nicht auf ein standardisiertes Design, beispielsweise einen ARM Chip als Referenz und gibt an, wie viele Transistoren man mit dem jeweiligen Prozess pro mm² unterbringt, das wäre doch viel aussagekräftiger und vergleichbarer, so sehe ich das als Laie, vielleicht können Foristen die da mehr Ahnung haben mal was dazu sagen.

Gibt's doch. Zum Vergleich wird sehr gerne eine SRAM Zelle genommen. Wie klein man die packen kann, ist meist der Benchmark.
Problem ist, viele Zellen bekommt man nicht so dicht gepackt. Die Größe vom Chip kann man also nicht allein daran ausmachen.

 

[ETI1120]

Vor langer Zeit war es bei Intel mal so, dass die Strukturangabe sich auf den Abstand zwischen Gate und Source eines Transistors bezog. Hat also mit der Leiterbahn überhaupt nichts zu tun.

Es gab eine Zeit davor. Damals (1970iger) waren Gatelänge und Half Pitch der Metallisierung in etwa gleich groß.
Dann wurde die Gatelänge aggressiver geschrumpft als die Metallisierung. Und in dieser Zeit hat man die Gatelänge verwendet. Über viele Generationen war der Faktor 0,7 und als die Gatelänge nicht mehr mit diesem Faktor mithalten konnte, hat man den Faktor trotzdem beibehalten. Ganz grundlos was das nicht, da die Packungsdichte trotzdem weiter gestiegen ist.

Und könnte man nicht bspw. 2nm überspringen und gleich auf 1.4nm gehen? Technisch sollte das auch früher machbar sein, wenn man die Entwicklung voll darauf konzentriert. Aber vermutlich will man jeden Zyklus voll ausnutzen, um dann jeweils genug Endprodukte damit verkaufen zu können.

Die willst also den Doppelsalto lernen bevor Du den einfachen Salto kannst?

Es geht nicht darum wie die Schaltungen aufgebaut werden müssen. Das ist klar. Es geht darum diese Schaltungen in Massenfertigung mit hoher Ausbeute zu fertigen. Das ist ein Prozess der stetig optimiert werden muss. Jeder neue Node erfordert wieder eine eigene Prozessoptimierung. Aber diese geht erheblich einfacher, wenn man die alten Prozesse beherrscht. Und darin Unterscheiden sich TSMC, Intel und Samsung.

Um es mit einem Bild zu versuchen.
Intel hat mit 10 nm versucht einen Doppelsalto vor dem einfachen Salto auszuführen, und ist damit gescheitert. Samsung kann den einfachen Salto halbwegs, beherrscht den Doppelsalto nicht und erzählt nun jedem dass sie mit den Dreifach und Vierfachsalto jeden übertrumpfen werden.

 

[BAR86]

Welche Kunden hat Samsung denn überhaupt noch? Alles namenhafte scheint ja eher zu TSMC zu gehen, inkl. Nvidia. Die haben sich wohl bei Samsung die Finger verbrannt?

mit namhaft meinst du halt die dir bekannten. Gibt noch genug Kunden

 

[ETI1120]

mit namhaft meinst du halt die dir bekannten. Gibt noch genug Kunden

Der mit Abstand größte Kunde ist Samsung selbst. Und da dürfte sehr viel noch auf den klassischen Nodes (14 nm und größer) gefertigt werden.

Dass Qualcomm und Nvidia mit 5 nm zu TSMC gehen ist ein riesen Schlag ins Kontor. Es sind nicht nur die namhaftesten sondern auch die größten externen Kunden. Wie es um Samsung steht sieht man beim Vergleich SD8 Gen 1 und SD8+ Gen 1. Das bedeutet nicht, dass die Samsungprozesse beim 5nm Node per se schlecht sind. Sie haben aber noch nicht die Produktionsreife (Fertigungsqualität) erlangt. Deshalb haben sie eine schlechte Ausbeute und eine schlechte Effizienz.

Die Foundry wird durch die Speichersparte subventioniert, sonst wäre die Foundry nicht zu halten. Kritisch wird es, sollte das Loch für die Halbleiterspeicher tatsächlich so tief auffallen wie es zur Zeit ausschaut.

Ich hänge noch Mal den Link zu einem tief schwarzen Artikel bei Semianalysis rein.