News Andauernde Yield-Probleme: Samsung kämpft mit 4 nm, 3 nm und 2 nm

[radoxx]

Würde gerne wissen, woran das liegt, denn bei Samsung oder Intel arbeiten ja auch top Leute.

Ich denke hier sieht man sehr gut die Unterschiede in der Unternehmenskultur. TSMC hat es offenbar geschafft ein System zu schaffen in dem technischer Fortschritt erzielt wird und auch in der Fertigung ankommt. Und natürlich auch die richtigen Prioritäten gesetzt.

Die Chipfertigung umfasst so viele Fachbereiche, dass ein Rückstand in einem fatale Auswirkungen haben kann. Es würde reichen wenn sie die Chemie für den Belichtungslack nicht hinbekommen z.B.
Oder wenn das Management zu konservative Entscheidungen trifft und so kein Fortschritt erzielt wird.

 

[ETI1120]

Wobei wie weiter oben beschrieben auch TSMCs N3 Prozess kam lange nicht in Schwung und performt wohl auch nicht ganz so wie erhofft,

Zu N3 ist unheimlich viel Blödsinn verbreitet worden, auch von TSMC. N3 hat den Termin verpasst um für das Apple iPhone 14 verwendet zu werden. Da Apple vor September 2023 keinen anderen Chip aufgelegt hat war klar dass erst mit dem iPhone 15 SoCs mit N3 erscheinen werden. Der Start der HVM in 2022 war IMO reine Show.

Wie gut N3 performt, wird man bei Lunar Lake und Arrow Lake sehen.
Wobei klar sein sollte dass bei PPA, Power und Area heutzutage wichtiger sind als Performance. TSMC optimiert die Prozesse traditionell für die Hersteller von Telefon SoCs und damit auf Power und Area.

sodass N4P den ersten N3 Prozessen ebenbürtig sein soll und damit sind wir wieder auf dem oben erwähnten Punkt, dass ide Abstände gar nicht so groß sind wie sie scheinen.

N4P und N3 liegen bei Power und Performance ziemlich ähnlich. Natürlich benötigt N3 eine deutlich kleinere Fläche bei der Logik. Bei N3 ist die Skalierung bei SRAM vorerst zum Stillstand gekommen.

N3E bringt mit FinFlex neue Optionen zu optimieren und liegt bei Power und Performance besser als N3. Ob der größere Flächenbedarf zum Tragen kommt, wird man sehen. N3E bietet 3 Libs, die in den Blöcken gemeinsam verwendet werden können.

Generell gilt dass die Skalierung langsam ans Ende gelangt, die weitere Steigerung der Transistordichte kommt nur durch eine Änderung der Transistoren zustande. Was bei Performance und Power geht werden wir sehen.

Ergänzung (Samstag um 00:44)

Eben wir sind hier in einem Technikforum und diskutieren die Effizienz von Samsungs Fertigung anhand der Exynos SoC.
Mich selber interessiert es kein Stück ob irgendeine Oma den Unterschied merkt.

Das Argument ist sogar noch unsinniger: Die Oma kann den Unterschied gar nicht bemerken, da sie sich nie ein S25 kaufen würde. Viel zu teuer.

Offensichtlicher weise hängt das davon ab wie sehr man CPU und GPU beansprucht. Gaming wird eine großen Einfluss haben.

Ich glaube es erklärt sich ganz einfach. Das Galaxy ist ein Statussymbol. Viele die es kaufen nutzen es nicht annähernd aus. Dann fallen die Schwächen des SoC eben nicht auf.

Noch ein paar werte von heute zum Google Tensor G4

 

[ETI1120]

Eine niedrige Ausbeute ist letzlich "nur" ein Kostenproblem. In der Regel unschön, aber im Fall der Fälle praktisch egal.

Es ist weit mehr als ein Kostenproblem. Schlechte Prozesse führen zu schlechten Chips.
Das hat man doch ganz eindeutig am SD8 Gen 1 SD8+ Gen1 gesehen. Derselbe Prozessor war mit TSMC um 28,5 % effizienter.

Nur wenn die Chips, die dabei herauskommen, auch wirklich gut sind.

Wieso sollten bei einem schlechten Prozess mit hoher Fehlerrate D0 gute Chips herauskommen?

Die Fehlerrate D0 sind Fehler wie Kurzschlüsse zwischen Leitungen oder Unterbrechungen von Leitungen. Die Fehlerrate wird AFAIK von der Fab bei der optischen Inspektion der Wafer bestimmt. Sie ist ein wichtiger Parameter im Prozess.

Nicht alle Chips, die einen Fehler haben, sind verloren. Viele Chips können gerettet werden, weil man Einheiten ausschalten kann oder Redundanzen vorhanden sind.

Aber neben den Fehlern, die in den Yield eingehen, gibt es auch noch die Parameterfehler. Das sind Fehler die bewirken, dass die Schaltkreise ihre optimalen Parameter nicht erreichen. Die Parameterfehler werden beim elektrischen Testen der Chips bestimmt und sind ein wichtiges Kriterium beim Binning.

 

[BAR86]

Zu N3 ist unheimlich viel Blödsinn verbreitet worden, auch von TSMC. N3 hat den Termin verpasst um für das Apple iPhone 14 verwendet zu werden. Da Apple vor September 2023 keinen anderen Chip aufgelegt hat war klar dass erst mit dem iPhone 15 SoCs mit N3 erscheinen werden. Der Start der HVM in 2022 war IMO reine Show.

Wie gut N3 performt, wird man bei Lunar Lake und Arrow Lake sehen.
Wobei klar sein sollte dass bei PPA, Power und Area heutzutage wichtiger sind als Performance. TSMC optimiert die Prozesse traditionell für die Hersteller von Telefon SoCs und damit auf Power und Area.


N4P und N3 liegen bei Power und Performance ziemlich ähnlich. Natürlich benötigt N3 eine deutlich kleinere Fläche bei der Logik. Bei N3 ist die Skalierung bei SRAM vorerst zum Stillstand gekommen.

N3E bringt mit FinFlex neue Optionen zu optimieren und liegt bei Power und Performance besser als N3. Ob der größere Flächenbedarf zum Tragen kommt, wird man sehen. N3E bietet 3 Libs, die in den Blöcken gemeinsam verwendet werden können.

Generell gilt dass die Skalierung langsam ans Ende gelangt, die weitere Steigerung der Transistordichte kommt nur durch eine Änderung der Transistoren zustande. Was bei Performance und Power geht werden wir sehen.

Ich danke mal wieder für die Ausführliche und informative Antwort.
Kann man das irgendwie absehen/vergleichen wie da etwa Intel 3, oder 18A dagegen performt/performen soll?
Ich hab früher immer die Dichteangaben (Mio Trans pro mm²) von früheren Prozessen als Vergleich gesehen (vielleicht bei Semiwiki, weiß nicht mehr), aber kann davon abgesehen ja keine Kenngrößen einschätzen...

Zumindest natürlich nach dem was ungefähr bekannt ist, auch evtl bei TSMCs N2 im Vergleich - oder mit was ist Intels 18A überhaupt vergleichbar (von TSMC).

 

[incurable]

Es ist weit mehr als ein Kostenproblem. Schlechte Prozesse führen zu schlechten Chips.
Das hat man doch ganz eindeutig am SD8 Gen 1 SD8+ Gen1 gesehen. Derselbe Prozessor war mit TSMC um 28,5 % effizienter.

Darum geht es in diesem Artikel nicht, sondern rein um die mutmaßlich schlechte Ausbeute.

Ob diese nun 20% oder sogar nur einstellig ist, beides bedeutet, dass der Prozess grundsätzlich in der Lage ist, die Vorlagen in der gewünschten Qualität umzusetzen.

 

[ETI1120]

Zumindest natürlich nach dem was ungefähr bekannt ist, auch evtl bei TSMCs N2 im Vergleich - oder mit was ist Intels 18A überhaupt vergleichbar (von TSMC).

Es gibt die Aussage von Tech Insight (Scotten Jones) dass 18A bei Performance und N2 bei Power und Area besser ist. Das erzählt im Grunde auch TSMC.

Laut Scotten Jones soll 18A in der Dichte noch hinter N3E zurückliegen. Hier fehlen aber bei Intel die Angaben zu Power.

Was zu Samsung in dieser Tabelle steht, ist nicht gerade ermutigend

 

[BAR86]

Es gibt die Aussage von Tech Insight (Scotten Jones) dass 18A bei Performance und N2 bei Power und Area besser ist. Das erzählt im Grunde auch TSMC.

Laut Scotten Jones soll 18A in der Dichte noch hinter N3E zurückliegen. Hier fehlen aber bei Intel die Angaben zu Power.

Danke erneut!

Was wären dann eigentlich die Vorteile vom großen GAA Investment, wenn man dann dennoch hinter TSMC zurück ist, die ja noch mit einem "Traditionelleren" (mir fällt gerade der Fachausdruck nicht ein... FinFET?) Ansatz antreten?
Oder implementiert man GAA zuerst mal "vorsichtig" um es erst später gemeinsam mit anderen Faktoren zu optimieren`? Inwiefern spielt dann auch PowerVia/Backside Power delivery mit rein? Und was wären die Vorteile von dem in den letzten Monaten mehrfach genannten "glass substrate" in der Realität, also abseits der Marketingaussagen?

 

[ETI1120]

Darum geht es in diesem Artikel nicht, sondern rein um die mutmaßlich schlechte Ausbeute.

In den Meldungen aus Ostasien geht es um den schlechten Yield.

Das ist aber schon ein Problem, weil Yield ohne Flächenangabe keine Aussage über den Prozess zulässt. So kann man nur annehmen, dass es sich um den Exynos 2500 handelt. Der Exynos 2400 ist 137,44 mm² groß.

Mit der Fehlerate 0,9 Fehler/cm² die TSMC für 5 nm genannt hat, kommt bei dieser Die Size ein Yield von 88,48 % raus.
Um für dieser Die Size auf einen Yield von 20 % zu kommen muss die Fehlerrate ca. 1,38 Fehler/cm² betragen.

Ob diese nun 20% oder sogar nur einstellig ist, beides bedeutet, dass der Prozess grundsätzlich in der Lage ist, die Vorlagen in der gewünschten Qualität umzusetzen.

20% bedeutet 4 von 5 Teilen sind Fehlerhaft. Weniger als 10 % bedeutet mehr als 9 von 10 Teilen sind fehlerhaft. Der Prozess ist nicht Mal im Ansatz in der Lage auch nur halbwegs die gewünschte Qualität zu erreichen.

Die Transistoren und Verbindungen erreichen bei einer idealen Umsetzungen die gewünschten elektrischen Eigenschaften. Die Fehler die in den Yield eingehen sind nur die Kurzschlüsse und unterbrochenen Strukturen. Transistoren, die nicht die gewünschten Maße haben, Leiterbahnen die nur beinahe Unterbrochen sind oder Leiterbahnen die zu sich nahe sind, sind alles Fehler, die sich auf die elektrischen Eigenschaften auswirken aber nicht in den Yield eingehen.

 

[foofoobar]

Schon klar. Mich würde trotzdem interessieren, worin die konkreten Unterschiede zwischen den Ansätzen der Hersteller bestehen.

Schreib dich bei der nächsten Uni für ein Physik Studium ein und kämpfe dich durch die Seiten die über Halbleiterherstellung berichten.
Zum Beispiel kann TSMC die Masken besser und billiger putzen.

 

[ThePlayer]

Sie sind halt reiner Auftragslieferant ohne eigene Chip-Designschmiede wie es bei Intel oder Samsung der Fall ist. Von daher können sie sich auf eine Sache konzentrieren und müssen nicht auf mehreren Hochzeiten gleichzeitig tanzen.

Man könnte aber auch argumentieren das Intel und Samsung das Chipdesign und die Fertigung besser aufeinander abstimmen könnten. Außerdem sind das ja verschiedene Teams die sich auf Chipdesign und Fertigung aufteilen. Ist ja nicht so das dort 100 Ingenieure immer wieder neu eingeteilt werden ob sie jetzt dieses oder jenes machen, dafür ist ja auch die Spezialisierung zu groß.

@BAR86 danke für die Antwort. Und du hast Recht. Das Problem ist aber der Yield und das somit fehlende Vertrauen in Intel und Samsung. Und dann natürlich die Denke das TSMC da einfach deutlich vorraus ist was Yield und Node angeht. Auch wenn es nicht ganz stimmt. Das geht dann zu Lasten des Konkurrenzdrucks. Und TSMC will jedes Jahr mehr für wie Waffer. Und die Produktionsvolumen sind ja dann auch geringer wenn alle bei nur einem Lieferanten bestellen.

 

[eastcoast_pete]

Ich will keine Schadenfreude zeigen, aber ich hoffe im S25 kommt deswegen nur noch der Snappy 8 Gen4 zum Einsatz

Aber auch nur vorbehaltlich einer immer noch möglichen einstweiligen Verfügung daß alle Oryon SoCs gestoppt werden müssen. Dazu könnte es kommen, wenn ARM bei ihrem Rechtsstreit mit Qualcomm hier das Gericht dazu bewegen kann. Der Prozess selbst (ist Verwendung von Oryon Kernen durch Qualcomm in allen nicht-Server CPUs durch die bestehenden Lizenzen abgedeckt oder nicht) ist ja nur noch 2 Monate weg.
Momentan spielen beide Seiten (v.a. Qualcomm) High Stakes Poker, Einigung ist nicht in Sicht.

Ergänzung (Samstag um 09:24)

@Volker : Die 3 nm Fertigung auf die sich diese Meldung bezieht ist doch der 3 nm GAA Knoten, oder ist das falsch? Der Knoten wurde bei Samsung VLSI auch forciert, um TSMC nicht nur ein- sondern auch zu überholen. GAA hat's aber auch sehr in sich, Intel kaut ja auch daran rum.

 

[incurable]

20% bedeutet 4 von 5 Teilen sind Fehlerhaft. Weniger als 10 % bedeutet mehr als 9 von 10 Teilen sind fehlerhaft. Der Prozess ist nicht Mal im Ansatz in der Lage auch nur halbwegs die gewünschte Qualität zu erreichen.

Selbst 1 Promille Ausbeute bedeutet, dass der Prozess die spezifierte Qualität erreicht, nur eben nicht zu den angepeilten Kosten.

Deshalb meine Aussage vom Anfang, dass die beschriebenen Ausbeuten "nur" Kostenprobleme darstellen, und die daraus folgende Einschätzung.

 

[ETI1120]

Was wären dann eigentlich die Vorteile vom großen GAA Investment, wenn man dann dennoch hinter TSMC zurück ist, die ja noch mit einem "Traditionelleren" (mir fällt gerade der Fachausdruck nicht ein... FinFET?) Ansatz antreten?

Die Frage ist IMO viel eher, hätten es Intel oder Samsung geschafft einen 3 nm FinFET-Prozess hinzubekommen? Um den 3 nm FinFET Prozess ist es bei Samsung noch viel ruhiger als um den 3nm GAA-Prozess.

TSMC hat 3 nm in FinFET hinbekommen, wenn auch mit Problemen. Aber dadurch haben sie Zeit für den Umstieg auf GAA-FET gewonnen.

2025 ist das Jahr in dem GAA-FET reif für die HVM wird. Bei Intel als auch bei TSMC. Wir werden sehen ob es auch Samsung schafft eine HVM-taugliche Fehlerrate zu erreichen. Die Zeichen stehen schlecht.

Das eigentliche Problem von Intel ist, dass

Oder implementiert man GAA zuerst mal "vorsichtig" um es erst später gemeinsam mit anderen Faktoren zu optimieren`? Inwiefern spielt dann auch PowerVia/Backside Power delivery mit rein?

18A ist all in bei GAA + Backside Power Delivery. Intel 14A bringt eine kleinere Zelle.

Ich denke 18A ist ein guter Prozess für High Performance CPUs.

Wer außer den Gamer will High Performance CPUs?
Wer braucht einen Prozess der auf Performance optimiert ist und dafür in Power und Area schlechter ist?

Und was wären die Vorteile von dem in den letzten Monaten mehrfach genannten "glass substrate" in der Realität, also abseits der Marketingaussagen?

Hier geht es um Packaging. Intel hat bisher nur das klassische organische Substrat und Silizium Interposer (Foveros) im als Träger für die Dies im Angebot.

Alle anderen haben auch Fanout im Angebot. Die Silizim Brücken bei Intel (EMIB) werden gemeinsam mit Substrat eingesetzt

Die Glassubstrate schließen eine große Lücke im Angebot von Intel bei Advanced Packaging.

Aber schauen wir Mal wer tatsächlich als erster in die HVM geht. Intel ist nur eines von vielen Unternehmen die an Glassubstraten forschen.

 

[stefan92x]

Wer braucht einen Prozess der auf Performance optimiert ist und dafür in Power und Area schlechter ist?

IBM z

So ein Telum III dürfte in 18A ganz schick performen, aber wäre natürlich auch kein Massenprodukt.

 

[ETI1120]

Die 3 nm Fertigung auf die sich diese Meldung bezieht ist doch der 3 nm GAA Knoten, oder ist das falsch?

Ja. vom 3 nm FinFET Prozess der im Juni 2022 in HVM ging hört man rein gar nichts mehr. Es ist halt schwierig eine HVM zu machen, wenn man keine Produkte hat, die damit gefertigt werden.

Samsung hatte 3 nm GAA fürs Jahresende 2022 angekündigt. Mit diesem Prozess wird laut den Meldungen 6 Quartale später ein Smartphone SoC mit einem Yield von 20 % hergestellt. Dafür gibt es ein Wort Debakel.

Der Knoten wurde bei Samsung VLSI auch forciert, um TSMC nicht nur ein- sondern auch zu überholen. GAA hat's aber auch sehr in sich, Intel kaut ja auch daran rum.

Intel hat 2 Quartale vor dem Start der HVM eine Fehlerrate von 0,4 Fehler/cm². Die Zahlen für Samsung bedeuten überschlagsmäßig eine Fehlerrate von 1,38 Fehler/cm².

Intel ist erheblich besser als Samsung. Auch darum hat Intel Kunden, die den 18A Prozess mit eigenen Designs testen. Samsung hat keine.

Ergänzung (Samstag um 11:17)

IBM z

So ein Telum III dürfte in 18A ganz schick performen, aber wäre natürlich auch kein Massenprodukt.

Im Vergleich zum Prozess bei Samsung wäre auch Intel 3 eine deutliche Verbesserung.

 

[BAR86]

IBM z

So ein Telum III dürfte in 18A ganz schick performen, aber wäre natürlich auch kein Massenprodukt.

Z.B aber würde nicht generell alles aus dem HPC Bereich hineinfallen, also auch KI Chips oder Chips wie etwa GPUs oder der HPC Blackwell?

 

[stefan92x]

@BAR86 Die werden aber so dicht gepackt, dass Power (also Effizienz)-Optimierungen sehr gerne gesehen sind.

 

[BAR86]

@stefan92x Kommt das dann nicht via BPD?
Naja wir werden nächstes Jahr eh an Panther Lake sehen.
Und da TSMC ja auch den GAA Weg gehen muss/wird entsteht hier wohl ohnedies eine Art Gleichstand, soweit ich das als Laie verstehe

 

[ETI1120]

Z.B aber würde nicht generell alles aus dem HPC Bereich hineinfallen, also auch KI Chips oder Chips wie etwa GPUs oder der HPC Blackwell?

Nein. Auch beim klassischen HPC ist Power inzwischen das größere Problem. Wieso musste wohl Intel die Frequenzen bei Aurora herunternehmen und mehr CPUs und GPUs liefern?

Gerade bei GPUs bringt ein geringerer Flächenverbrauch einiges, weil dann mehr Recheneinheiten je Fläche realisiert werden können.

Bei Servern sind Power und Area wichtige Faktoren. Server skalieren über die CPU-Kerne und Power ist ein extrem wichtiger Faktor bei der TCO.

Kommt das dann nicht via BPD?

Das ist bei 18A inklusive, bei N2 kommt das in Form von 16A noch Mal oben drauf.

Und da TSMC ja auch den GAA Weg gehen muss/wird entsteht hier wohl ohnedies eine Art Gleichstand, soweit ich das als Laie verstehe

TSMC hat noch FinFlex und NanoFlex die den Designern weiteres Optimierungspotential.

Intel wird so wie es aussieht moderne Prozesse haben die Funktionieren. Samsung nicht. Die anderen Foundries hängen bestenfalls am 14 nm Node. Bei den anderen Foundries ist für Intel schon noch einiges zu holen. Gegen TSMC wird es verdammt schwer.

 

[eastcoast_pete]

Ja. vom 3 nm FinFET Prozess der im Juni 2022 in HVM ging hört man rein gar nichts mehr. Es ist halt schwierig eine HVM zu machen, wenn man keine Produkte hat, die damit gefertigt werden.

Samsung hatte 3 nm GAA fürs Jahresende 2022 angekündigt. Mit diesem Prozess wird laut den Meldungen 6 Quartale später ein Smartphone SoC mit einem Yield von 20 % hergestellt. Dafür gibt es ein Wort Debakel.

Intel hat 2 Quartale vor dem Start der HVM eine Fehlerrate von 0,4 Fehler/cm². Die Zahlen für Samsung bedeuten überschlagsmäßig eine Fehlerrate von 1,38 Fehler/cm².

Intel ist erheblich besser als Samsung. Auch darum hat Intel Kunden, die den 18A Prozess mit eigenen Designs testen. Samsung hat keine.

Ergänzung (Samstag um 11:17)

Im Vergleich zum Prozess bei Samsung wäre auch Intel 3 eine deutliche Verbesserung.

Die Yield Probleme für "3 nm GAA" bei Samsung waren wohl auch der Hauptgrund, warum Samsungs Smartphone und Tablet Division bei Mediatek Dimensity 9300 SoCs bestellt haben. Die Foundry Seite konnte einfach nicht genug funktionierende Exynos 2500 garantieren um zB das Galaxy Tab S10 Ultra rechtzeitig damit ausstatten zu können.
Bleeding Edge Knoten machen ihrem Namen überall Ehre. Letztes Jahr (2023) lief bei TSMC deren "bester" 3 nm (N3b) Knoten auch nicht so toll, so daß Apple anstatt pro Wafer dann nur pro funktionierende SoC gezahlt hat. Daß Intel jetzt Lunar Lakes von TSMC in N3b gefertigt bekommt (bekommen hat) zeigt wohl auch, daß TSMC den Knoten jetzt gut am laufen hat.

Ergänzung (Samstag um 19:06)

Es gibt die Aussage von Tech Insight (Scotten Jones) dass 18A bei Performance und N2 bei Power und Area besser ist. Das erzählt im Grunde auch TSMC.

Laut Scotten Jones soll 18A in der Dichte noch hinter N3E zurückliegen. Hier fehlen aber bei Intel die Angaben zu Power.

Was zu Samsung in dieser Tabelle steht, ist nicht gerade ermutigend

Danke für den Link zu Scotten Jones' Artikel!
Zum Thema Dichte: neben der Strukturbreite kommen eben auch noch andere Faktoren mit rein, u.a. kann die Abwärme noch gut abgeführt werden, also Power. Einer der Gründe (der Hauptgrund?) warum zB Zen4c und auch Zen5c nicht so hoch takten können bzw dürfen wie die "full size" Kerne ist wohl auch, daß die Strukturen der C-Kerne enger gepackt sind (bei gleicher Fertigung).