News TSMC: 40-nm-Probleme sind behoben

[ET_Gamer]

Hi
Kann mir mal jemand folgendes erklären:
TSMC behebt Probleme in der 40-nm-Fertigung, gleichzeitig wirft aber Intel 32-nm-CPU's auf den Markt, welche auch sofort lieferbar sind ...

Wieso kann Intel bereits in 32nm fertigen, TSMC noch nicht mal 40nm?
Sind CPU's einfacher herzustellen?

btw. Weshalb verwenden nicht einfach alle dieselbe Fertigungstechnologie?

 

[Schaffe89]

GPU´s sind wesentlich komplexer. Deswegen schlechtere Yields und eine längere Prozedur bis der Prozess mal gut läuft.

 

[Lübke]

Weshalb verwenden nicht einfach alle dieselbe Fertigungstechnologie?

weil intel tsmc ganz sicher nicht bei sich abgucken lässt

 

[Thion]

GPUs bis zu 4 Milliarden Transistoren, und TSMC ist nen eher kleinerer Auftragsfertiger, Intel als größter weltweiter Chiphersteller hat schon etwas mehr Forschungsgeld in petto, die investieren da Milliarden.

Ausserdem forscht Intel bereits an iwas mit ~20nm und hat vor in ~12nm Richtungen zu forschen, das sind teilweise Sachen die schon ne Weile am entwickeln sind, auch wenn es einem so vorkommt als würde es nicht lange dauern bzw kein Aufwand sein

Es gibt einige Reviews zu Chip-Strukturbreiten, wo u.a. auch die technologischen Hintergründe bekannt sind. Ausserdem hat glaub vor allem AMD das ein oder andere mal ein paar Einblicke in die Fabs gewährt.
Es gibt da hunderte von "Tools", Lithografieverfahren, unterschiedliche Beschichtungen etc., bis ein Chip fertig gestellt ist.


Und die gleiche Fertigungstechnik, naja, bei jeder Verkleinerung ergeben sich physikalische Grenzen, wir reden hier wirklich von Effekten die selbst der (praktischen) Physik noch relativ neu sind.

@bernd: Danke für die Rechnung
@JE: Die o.g. Rechnung bezieht dein 2 oder mehr Defekte auf einem Chip mit ein, also ist dein Argument ausgehebelt

Btw, kleinere Strukturbreite bedeutet auch kleinere Chipfläche, ergo von den mm² könnte es durchaus sein dass sich die Fehleranfälligkeit zu 65nm wenig nimmt, denke die Probleme lagen dann eher an nem Tool- und/oder Ausfall und dadurch eher auf die allgemeine Fehleranfälligkeit des 40nm-Prozesses.

 

[JanEissfeldt]

@JE: Die o.g. Rechnung bezieht dein 2 oder mehr Defekte auf einem Chip mit ein

Leider nein. Die Formel enthält weder die Chipfläche noch die Wahrscheinlichkeit für mehrere Defekte pro Chip. Auch ist nicht berücksichtigt, dass mehr Defekte am Rand auftreten als in der Mitte und daher größere Chips weniger anfälliger sind, da durch die Größe mehr Randverschnitt entsteht.
Wie gesagt, nette Abschätzung, tendizell interessant aber quantitativ falsch. Pauschalaussagen zum yield bezogen auf die Chipgröße damit fehl am Platz.

 

[Thion]

Mag sein, trotzdem ist bei ner Gleichverteilung immer noch die allgemeine Aussage dessen gültig, auch wenn exakte Zahlen aufgrund des niedrigen Infostandes natürlich nicht möglich sind. Und hast du einen Beleg dafür dass mehr Defekte am Rand auftreten?

 

[florian.]

@JanEissfeldt
egal wir groß (oder Klein) die Chips sind, am rand sind Prozentual immer gleich viele Chips.
Der Rand wird ja nicht größer/Kleiner.
Deine Beschriebenen Punkte sind alle so Minimal, das dadurch das Ergebniss Kaum bis Gar nicht verfälscht wird.

und die Chipfläche ist sehr wohl vorhanden, darum dreht sich die Formel ja....

 

[GreatEvil]

und TSMC ist nen eher kleinerer Auftragsfertiger,

Warum koennen Leute die keine Ahnung haben, nicht einfach mal die Fr**** .....


TSMC ist bloss der weltweit groesste Auftragsfertiger...

 

[florian.]

was tut eigentlich UMC Noch?
von denen hört man ja gar nichts mehr.

Sie Bieten ja auch 40nm an und in H2/2010 wollen sie mit 28nm beginnen.

 

[Shurkien]

Sicher, das Intel evtl. nicht nen sücken größer is?

 

[florian.]

trotzdem ist TSMC nicht klein
Intel ist ca. 4-5mal so groß.

Aber TSCM tut nix anderes als Chips zu Produzieren.
ergo kann man die Sicherlich auf eine höhe stellen.

 

[GreatEvil]

Marktkapitalisierung:

TSMC: 52 Mrd. US-$
Intel: 117 Mrd. US-$

Intel ist aber kein Auftragsfertiger, sondern die haben sonstwo ihre Finger mit drin.



zum Vergleich mal Deutsche Bank 39 Mrd. US-$

 

[Thion]

Oha... okay, ich bin von ner Umsatzstatistik ausgegangen, da war TSMC vom Umsatz her 4-5mal "kleiner als Intel... Mir ist klar dass Intel noch andere Sparten hat, aber rein von der Finanzkraft steht Intel besser da.
Zugegeben, kleinerer Auftragsfertiger ist für TSMC definitiv die falsche Bezeichnung.
Trotzdem, das Forschungsbudget von TSMC ´09 war anscheinend 2 Milliarden $, Intel an die 10... immer noch das fünffache.

 

[Antimon]

Intel entwickelt Prozessoren, Netzwerkkarten, Flashpeicher/SSDs, Mainboardchipsätze für Consumer, Workstation und Server, Eigene Mainboardentwicklung und Produktion usw. usf. TSMC dagegen macht genau eines, sie produzieren Chips und entwickeln die Fertigungsprozesse dazu.

Somit dürfte klar sein, dass Intel mehr Geld in die Entwicklung stecken muss da sie mehr Gebiete abzudecken haben.

 

[Fhat the Wuck]

Trotzdem fliesst der kleinste teil des Intel-Budgets in die Fertigungstechnik. Die fliesst in die CPU's und vllt Larrabee 2 usw.

 

[Lübke]

@florian.: es gibt zum glück noch andere chips als nur gpus und cpus und auch andere hersteller als nur amd, intel und nvidia
allerdings ist ein kunde wie nvidia oder amd schon ein kaliber, das hohe umsätze garantiert.

 

[Stormtrooper123]

hm sorry, muss zu der yield diskussion noch kurz was sagen.

so sachen wie verschnitt betrachte ich jetzt mal nicht. das wurd ja schon richtig gesagt, dass der bei größeren chips größer is. Ich stell mir jetzt also ne Fläche irgendner Größe vor auf der stochastisch punktförmige Defekte verteilt sind. Es gibt also eine durchschnittliche Defektdichte (Defekte/Fläche), die zu einer durchschnittlichen Zahl Defekte pro Chipfläche führt. Ergo: mach ich den Chip doppelt so groß, is die durchschnittliche Zahl Defekte pro Chipfläche doppelt so groß.

Jetzt is aber ganz wichtig (und da lag eigentlich der Fehler bei meinen Vorrednern), dass das eben ne durchschnittliche Zahl Defekte pro Chip ist und ich ja eben gewisse Wahrscheinlichkeiten habe auf einem Chip 0, 1, 2 oder mehr Fehler zu finden. Diese Wahrscheinlichkeiten liefert die Poisson-Verteilung. Für eine durchschnittliche Fehleranzahl pro Chip von lambda=1 ist die Wahrscheinlichkeit k=0 Defekte auf einem Chip zu finden also 36,8% (=yield-rate). Glaube mittlerweile sind die 40nm-yield-raten bei über 60%. Das entspricht rund 0,5 durchschnittliche Defekte pro Chip.

Bei 0,5 Defekten pro Chip würd man also vielleicht naiv sagen, das sind 50% yield rate, is aber grade nicht der Fall, weil einige Chips eben auch 2 oder mehr Defekte auf sich nehmenund den andern keine mehr übrig lassen
Wer sich die Poisson-Verteilung anguckt, sieht also, dass die yield-rate exponentiell mit der chipfläche abnimmt (chipfläche war ja proportional zu lambda).

Wie gesagt, so sachen wie Verschnitt und evtl. eine ungleichmäßige Defektverteilung habe ich jetzt nicht drin. Hoffe, ich konnte für Klarheit sorgen

 

[bernd n]

Die Formel, die ich angegeben hatte, ist gekürzt gewesen, weil nur f(0) betrachtet wird, also die Wahrscheinlichkeit für die Anzahl Chips ohne Fehler ausgerechnet wird, also mit 0 Defekten! Alle anderen Chips, also auch die mit mehreren Fehler sind im Rest zu finden.

Komplett lautet die Formel

p(i) = EXP(-A*D)*(A*D)^i/i!

p(i) = Wahrscheinlichkeit für i Fehler auf einer Chipfläche A sowie einer Defektdichte D auf dem Wafer ist. Das Ausrufezeichen steht für die Fakultät.

Der fette Teil des Terms wird für i=0 zu 1 und kann dann entfallen. Es interessieren nur die verwendbaren Chips, nicht die mit 1, 2, 3, .... Fehlern

 

[Stormtrooper123]

äh jo bernd

hab das natürlich auch immer nur für k=0 betrachtet. hatte erst nach meinem post gesehen, dass du 2 seiten vorher genau das gleiche schreibst wie ich.

wie ich das sehe stimmen wir exakt überein mit unsern zugrundeliegenden annahmen und den ergebnissen

Edith findets noch schön, dass Informatiker und Physiker mit verschiedenen Gedankengängen aufs gleiche Ergebnis kommen