panopticum
Commander
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@fgxdx: dass der Fertigungsprozess immer wichtiger wird je mehr die komplexität des Die zunimmt.
News Hat TSMC Probleme mit dem 40-nm-Prozess?
- Ersteller Wolfgang
- Erstellt am
- Zur News: Hat TSMC Probleme mit dem 40-nm-Prozess?
J
Jimmy_1991
Gast
@F_GXdx: Mach dir nichts daus ich habe es auch zehn mal gelesen und keinen sinn darin gesehen aber jetzt wo panopticum das so sagt klingt es doch irgendwie logisch.
Zum thema: Wie kann denn so etwas passieren? ich dachte immer wenn der fertigungsprozess komplxer wird dann würde der strom verbrauch automatisch sinken.
Zum thema: Wie kann denn so etwas passieren? ich dachte immer wenn der fertigungsprozess komplxer wird dann würde der strom verbrauch automatisch sinken.
@Jimmy_1991
Das "komplex" bezieht sich wohl nVIDIAs Riesen-GPU. Die nicht nur verdammt komplex, sondern auch einfach viel Fläche einnimmt. Ein Die-Shrink (hier von 55nm auf 40nm) würde die Chips rentabler machen, da weniger Fläche auf einem Wafer für einen Chip gebraucht wird. Man bekommt also mehr Chips aus einem Wafer, was den Ertrag steigert und somit am Ende für einen größeren Gewinn sorgt.
@DUNnet
wurde bereits auf der ersten Seite erläutert. Finde aber auch, dass der Vergleich etwas hinkt. Wie bereits gesagt hatte der Prescott weitaus mehr Transistoren als der Vorgänger. Das am Ende kein großes Leistungsplus stand ist eine andere Geschichte.
Das "komplex" bezieht sich wohl nVIDIAs Riesen-GPU. Die nicht nur verdammt komplex, sondern auch einfach viel Fläche einnimmt. Ein Die-Shrink (hier von 55nm auf 40nm) würde die Chips rentabler machen, da weniger Fläche auf einem Wafer für einen Chip gebraucht wird. Man bekommt also mehr Chips aus einem Wafer, was den Ertrag steigert und somit am Ende für einen größeren Gewinn sorgt.
@DUNnet
wurde bereits auf der ersten Seite erläutert. Finde aber auch, dass der Vergleich etwas hinkt. Wie bereits gesagt hatte der Prescott weitaus mehr Transistoren als der Vorgänger. Das am Ende kein großes Leistungsplus stand ist eine andere Geschichte.
Towatai schrieb:verdammt wollt auch gerade auf "Umso größer der Die, DESTO notwendiger wird der verwendete Prozess" hinweisen
Also wenn man schon auf die Rechtschreibung eingeht, lieber Towatai, DANN sollte man es auch selber können...
Denn *graus* / *nackenhaare-aufstell*:
Umso... Desto.... GIBT ES IM DEUTSCHEN AUCH NICHT!!!
Wenn man sowas mal verkehrt macht, kein Problem, aber wenn man auf anderen rumhackt und es selbst nicht besser macht.... O M G!
Je...Desto...
Je...Umso...
und etwas älter aber ab und zu auch noch gebraucht:
Je...je...
Findet man z.B. in jedem Duden...
Zuletzt bearbeitet:
aspro
Captain
- Registriert
- Mai 2004
- Beiträge
- 3.361
Gehts das nächste mal auch ohne Formatierungs-Overkill? 
@Topic
Naja, das übliche Inquirer-Geplapper. Ist genauso wenig ernstzunehmen wie Fudzilla.
Nicht wirklich, siehe CPU-only Messungen von HT4U. Selbst wenn man noch den IMC abrechnet. Die AMD-Plattform ist nur um einiges sparsamer als vergleichbare von Intel.Zwirbelkatz schrieb:
@Topic
Naja, das übliche Inquirer-Geplapper. Ist genauso wenig ernstzunehmen wie Fudzilla.
Zuletzt bearbeitet:
Also Ati scheint offensichtlich wenig Probleme mit dem 40nm Prozess zu haben.
http://www.hardware-infos.com/news.php?news=2711
http://www.hardware-infos.com/news.php?news=2711
@bomel
Wenn der in 40nm ist haben sie anscheinend ein Problem. Denn dann konnte die Spannung nicht gesenkt werden, musste sogar im gegensatz zum RV770 in 55nm erhöht werden.
Ohne Vcore-Senkung keine Verringeung der Leistungsaufnahme.
Natürlich alles unter der Annahme dass das verlinkte Gerücht stimmt.
Wenn der in 40nm ist haben sie anscheinend ein Problem. Denn dann konnte die Spannung nicht gesenkt werden, musste sogar im gegensatz zum RV770 in 55nm erhöht werden.
Ohne Vcore-Senkung keine Verringeung der Leistungsaufnahme.
Natürlich alles unter der Annahme dass das verlinkte Gerücht stimmt.
Zuletzt bearbeitet:
@bensen
Das kann ich so nicht stehen lassen.
Die Spannung sagt nichts darüber aus, wieviele Ladungsträger am Stromfluß beteiligt sind, sie sagt lediglich etwas darüber aus, wie schnell sich die Ladungsträger unter dem Einfluss der Spannung bewegen werden.
Oder anders gesagt: Mehr Spannung = mehr Strom gilt nur bei gleicher Ladungsträgerdichte.
Das kann ich so nicht stehen lassen.
Die Spannung sagt nichts darüber aus, wieviele Ladungsträger am Stromfluß beteiligt sind, sie sagt lediglich etwas darüber aus, wie schnell sich die Ladungsträger unter dem Einfluss der Spannung bewegen werden.
Oder anders gesagt: Mehr Spannung = mehr Strom gilt nur bei gleicher Ladungsträgerdichte.
Die Spannung muss tatsächlich nicht unbedingt was über die Leistungsaufnahme aussagen, wenn man das Design nicht kennt. Meine HD 2900 Pro hat z.B. standardmäßig im 3D-Betrieb nur 1,07 Volt und lässt sich damit auch problemlos auf 700 MHz Chiptakt übertakten. Dennoch ist sie sicherlich keine sparsame Karte, eine HD 3870 schluckt trotz höherer Spannung weniger.
@kisser
Joa sicher ist das nur ne grobe Aussage. Aber nach obigen Gerüchten ist der Chip ansonsten dem RV770 sehr ähnlich.
Da ist ne Spannungserhöhung bei nem Shrink schon ungewöhnlich und ne Verringerung der Leistung nicht gerade wahrscheinlich.
Joa sicher ist das nur ne grobe Aussage. Aber nach obigen Gerüchten ist der Chip ansonsten dem RV770 sehr ähnlich.
Da ist ne Spannungserhöhung bei nem Shrink schon ungewöhnlich und ne Verringerung der Leistung nicht gerade wahrscheinlich.
Zuletzt bearbeitet:
So Mädels,
damit hier nicht noch mehr Halbwahrheiten im Raum stehen klär ich nunmal ein paar Sachen auf.
1.) Warum treten beim Shrink Probleme auf, obwohl es doch immer heißt das der Stromverbrauch dadurch sinkt?
Prinzipiell ist die Aussage korrekt. Mit einem Shrink sinkt der Stromverbrauch und damit die Verlustleistung. Das Wort Leckströme viel zwar öfters, aber stets ohne Erklärung oder Zusammenhang. Mit einem Shrink, verkleinert sich auch die Isoliationsschicht "Siliciumdioxid" (SiO2). Und genau da entstehen die Probleme, die zu den Leckströmen führen.
2.) Ab wann ist Schluss mit der Miniaturisierung? 22nm/12nm?
Weder noch! Je nach eingesetzter Lithografietechnologie sind die Grenzen unterschiedlich.
Dabei am Interessantesten ist die sogenannte Nanoimprint lithography die bei einer Auflösungsgrenze von derzeit 5nm-10nm liegt. Und auch dort ist dann mehr oder weniger Schluss.
Fakt ist das die Isolationswirkung von Siliciumdioxid ab weniger als 5 Atomlagen nicht mehr gegeben ist. Derzeit sind diese Schichten im Mittel 2-4nm dick. Das entspricht 12-25 Atomlagen. Den Reim darauf könnt Ihr euch alleine machen.
Natürlich käme ein normaler Verbraucher nun auf die Idee einfach einen besseren Isolator zu nutzen. Doch kein Anderer hat derzeit auch nur Ansatzweise so gute Eigenschaften wie das Siliciumdioxid. Sprich kostengünstig und reproduzierbar!
PS: Bitte jetzt nicht wieder etwas durcheinander bringen, die Nanoimprint lithography ist nicht für die Produktion der Oxidschichten zuständig.
damit hier nicht noch mehr Halbwahrheiten im Raum stehen klär ich nunmal ein paar Sachen auf.
1.) Warum treten beim Shrink Probleme auf, obwohl es doch immer heißt das der Stromverbrauch dadurch sinkt?
Prinzipiell ist die Aussage korrekt. Mit einem Shrink sinkt der Stromverbrauch und damit die Verlustleistung. Das Wort Leckströme viel zwar öfters, aber stets ohne Erklärung oder Zusammenhang. Mit einem Shrink, verkleinert sich auch die Isoliationsschicht "Siliciumdioxid" (SiO2). Und genau da entstehen die Probleme, die zu den Leckströmen führen.
2.) Ab wann ist Schluss mit der Miniaturisierung? 22nm/12nm?
Weder noch! Je nach eingesetzter Lithografietechnologie sind die Grenzen unterschiedlich.
Dabei am Interessantesten ist die sogenannte Nanoimprint lithography die bei einer Auflösungsgrenze von derzeit 5nm-10nm liegt. Und auch dort ist dann mehr oder weniger Schluss.
Fakt ist das die Isolationswirkung von Siliciumdioxid ab weniger als 5 Atomlagen nicht mehr gegeben ist. Derzeit sind diese Schichten im Mittel 2-4nm dick. Das entspricht 12-25 Atomlagen. Den Reim darauf könnt Ihr euch alleine machen.
Natürlich käme ein normaler Verbraucher nun auf die Idee einfach einen besseren Isolator zu nutzen. Doch kein Anderer hat derzeit auch nur Ansatzweise so gute Eigenschaften wie das Siliciumdioxid. Sprich kostengünstig und reproduzierbar!
PS: Bitte jetzt nicht wieder etwas durcheinander bringen, die Nanoimprint lithography ist nicht für die Produktion der Oxidschichten zuständig.
M
Mr. Snoot
Gast
Es gibt sehr wohl Alternativen zu SiO2.
Beim Gate sind das High-k-Materialien (Hafnium-, Zirkoniumoxid u.w.), in den Verdrahtungsebenen Low-k-Materialien (organische Oxide o.ä.). Beides wird bereits in der Serienfertigung eingesetzt, wobei bspw. Intel aktuell nur High-k implementiert und AMD Low-k, in beiden Fällen wird das jeweils andere früher oder später aber vermutlich auch kommen.
Beim Gate sind das High-k-Materialien (Hafnium-, Zirkoniumoxid u.w.), in den Verdrahtungsebenen Low-k-Materialien (organische Oxide o.ä.). Beides wird bereits in der Serienfertigung eingesetzt, wobei bspw. Intel aktuell nur High-k implementiert und AMD Low-k, in beiden Fällen wird das jeweils andere früher oder später aber vermutlich auch kommen.
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