News AMD Genoa: Aus Siena wird AMD Epyc 8004, Genoa-X gesichtet

[latiose88]

4 CCD macht überhaupt keinen sinn bei 64 Kernen,wenn dann bei 32 Kernen.ALso es sind bestimmt 8 ccd,alles andere macht überhaupt keinen sinn dabei.

 

[amdfanuwe]

Verstehe euer Problem nicht.
ZEN4c CCD hat 16 Cores. Also Siena 4 CCDs *16 = 64 Cores.
Ein CCD hat 2 x 8Core CCX. Deshalb Anbindung über 2 IF-Links.
Bei 8 CCX hat man mit 6 SI etwas Unterversorgung, Wird ausgeglichen durch IF$ im I/O.
PCIe *96.
Für Bergamo werden 2 Siena I/O miteinander verbunden über je 32 PCIe Lanes.
Bleiben 2 * 64 PCIe Lanes = 128 Lanes bei Bergamo.

Aber vielleicht haben sie den I/O nicht nur halbiert, sondern geviertelt.
Also 2 x IO = Siena
4 x I/O = Bergamo
1 x I/O für embedded und HEDT mit 3 SI + IF$, 80 PCIe, 32Core
Bergamo sähe dann fast aus wie MI300, mit Chiplets statt HBM an den Seiten.

Man sollte Siena auch nicht als billig und langsam ansehen.
Günstiger wird die Plattform durch weniger SI, weniger PCIe und vor allem weniger Chiplets und skalierbares I/O.
Flott wird sie durch IF$. Der sollte den kleineren L3 Cache mehr als ausgleichen.

 

[CDLABSRadonP...]

Verstehe euer Problem nicht.

Auf der Folie ganz oben in der News steht, dass Sienna Up to 64 "Zen 4" Cores haben wird, nicht Up to 64 "Zen 4C" Cores...
...früher zeigten die Folien mal 32 Zen 4 Cores (sprich 4 CCDs) und 64 Zen 4C Cores (sprich auch 4 CCDs), jetzt sehen die Zahlen eben so aus, als wären es doch 8 CCDs bei beiden als Maximum. Das ergibt auch, wie schon zu genüge (Sockelgröße, IO-DIE-Größe, Speicherinterface, ...) dargestellt durchaus Sinn.

 

[bad_sign]

Der Cache lässt sich nur durch Zen4c erklären. TR wird also noch uninteressanter für Gamer

 

[amdfanuwe]

Auf der Folie ganz oben in der News steht, dass Sienna Up to 64 "Zen 4" Cores haben wird, nicht Up to 64 "Zen 4C" Cores...
.

Hat mich auch irritiert. Ist aber eventuell beides möglich.
Können ebenso (defekten) Genoa I/O mit 8 ZEN4 = 64 Core verbauen als auch 4 x ZEN4C = 64 Core mit neuem I/O.
Ich stell mir das in etwa so vor:

Die kleinen schwarzen Vierecke halte ich für x16 PCIe PHYs. Hab ich von MI300 geklaut.

 

[stefan92x]

Je nach Stueckzahl waere das aber Geldverschwendung. Ein Maskenset kostet >10M$, da muessen sie eine Menge von den kleineren IO-Dies machen, bis sich diese Investition ueber geringere Stueckkosten amortisiert hat.

Genoa ist für viele Business-Kunden völlig überdimensioniert, an die dürfte man eine Menge Siena loswerden können.

 

[bensen]

@bensen und ich haben wohl alte Informationen im Gedächtnis mit den neuen Infos verknüpft und dabei kam eben etwas Unsinn raus.

Also meine Aussage ist kein Unsinn. Zen4c sind 16 Cores pro Die. Und auf einer geleakten Roadmap steht 32 Zen4 und 64 Zen4C.
Was nicht ganz kkar ist, wie die CCD aufgebaut sind. 2 CCX mit jeweils einem Link zum IO Die?
Zen4 kann alles bedeuten. Zen4c gehört zur Zen4 Familie. Wenn es 64 Zen4 Kerne gibt, gibt's kaum einen Unterschied zu SP5.

@amdfanuwe
Warum so kompliziert? Ist die gleiche Generation wie Genoa. Würde mich nicht wundern wenn die Organisation auch genauso aussieht.
Solche krassen Änderungen kommen wohl eher mit der nächsten Generation.

 

[amdfanuwe]

A

@amdfanuwe
Warum so kompliziert? Ist die gleiche Generation wie Genoa. Würde mich nicht wundern wenn die Organisation auch genauso aussieht.
Solche krassen Änderungen kommen wohl eher mit der nächsten Generation.

Was ist da kompliziert?
Genoa I/O geviertelt, IF$ an die SI und PCIe wegen Flexibilität extern.
Bei MI250 hat man Kommunikation zwischen 2 Dies getestet, RDNA3 bringt schnelle Verbindungen zum Chiplet. Durch Verknüpfung kleiner I/O kann man mit gutem Yield verschiedene Plattformen bedienen.
Bei MI300 kommt dann noch HBM IF aufs I/O und die Chiplets werden über dem I/O platziert.

Immer eher kleine Änderungen.
ZEN1 EPYC hatte auch 4 Chips über IFOP verknüpft.
ZEN2 Chiplets
ZEN3 8 Core CCX
ZEN3 3D Cache
MI250X Kopplung zweier Chips, HBM mit EFOB
RDNA2 IF$
ZEN4 Neue Plattform mit DDR5, PCIe5
RDNA3 schnelle Verbindungen zwischen Chiplets
Phoenix AIE
ZEN4c neues skalierbares I/O mit IF$
MI300 HBM und gestapelte CPU und GPU Chiplets
ZEN5 auf neues Frontend optimierte Cores, AIE

irgendwie zieht sich das schon wie ein roter Faden durch AMDs Produktpalette, dass immer etwas neues kommt. Mal sehen, wann ihnen die Ideen ausgehen.

ZEN 5 könnten sie dann 16 ZEN5 CCD auf die MI300 Basis pappen und hätten dann einen 128 Core ZEN5 CPU mit 128GB HBM, IF$ und 3D-Cache sorgen zusätzlich für Bandbreite satt.

 

[stefan92x]

ZEN4c neues skalierbares I/O mit IF$

Sehr wilde Spekulation, nach allem was man weiß, nutzen Genoa und Bergamo den gleichen IOD, da sollte es hier überhaupt keine Unterschiede geben.

 

[amdfanuwe]

nach allem was man weiß, nutzen Genoa und Bergamo den gleichen IOD,

Da hat sich AMD nicht zu geäußert. Also weiß man nichts.
MI300 mit 4 Base Chips und IF$ ist schon bestätigt.
Ist auch merkwürdig, dass MI300 auf den Folien in einem Sockel ( SP5 ? ) abgebildet wird.

 

[bensen]

irgendwie zieht sich das schon wie ein roter Faden durch AMDs Produktpalette, dass immer etwas neues kommt.

Das wäre ein roter Faden, wenn es mit Zen5 kommen würde. Das ist doch mit Zen4 eine Generation mit nicht gerade großem zwischen Abstand.
Da hätte der Genoa IO Die auch gleich aus mehreren Teilen hergestellt werden können.

 

[HaRdWar§FreSseR]

Zitat CB: Parallel dazu gibt es auch eine Folie zu Genoa-X, also jener kommenden Version der Epyc 9004 mit 3D-V-Cache.

Macht es sinn, ein Server Prozessor mit dem 3D-V-Cache auszustatten? Ich weiß nicht. Was interessant ist, sind die kleinen und besonders sparsamen Effizienzkerne im Produktportfolio. Effizienz sowie niedrigere Anschaffungskosten und niedrigere Betriebskosten, die TCO (Total Cost of Ownership) für die Kunden.

 

[stefan92x]

Macht es sinn, ein Server Prozessor mit dem 3D-V-Cache auszustatten?

Kommt auf den Einsatzzweck an, für einige Anwendungen bringt es extrem viel, vor allem im HPC-Bereich. Typische Webserver oder so profitieren hingegen sehr viel weniger von Cache, daher wird da Bergamo dann interessanter.

Schon Milan-X war ein großer Erfolg in seiner Nische und heiß begehrt, das wird sich bei genoa-X wiederholen.

 

[Volker]

Artikel-Update: Auf der chinesischen Plattform Goofish ist ein angebliches Sample eines Genoa-X aufgetaucht. Beim Epyc 9684X soll es sich um den besagten Prozessor im Vollausbau mit 96 Kernen und 1.152 MByte L3-Cache handeln.

[Bilder: Zum Betrachten bitte den Artikel aufrufen.]​

 

[Atnam]

Diese Fingernägel auf dem Bild im Update...

 

[frazzlerunning]

Diese Fingernägel

Für das Feingefühl beim Einbau.

 

[rony12]

Diese Fingernägel auf dem Bild im Update...

keine Pinzette notwendig

war nicht letztens erst jemand, der ein crazy Server Intel MB auf seinem Bett geleakt hatte ?

 

[Perdakles]

Diese Fingernägel auf dem Bild im Update...

Wird nicht schwierig sein die Leakerin zu identifizieren... Da niemand so dumm ist, gehe ich mal von einem durch AMD genehmigten "Leak" aus.

 

[Fujiyama]

In ein paar Jahren wenn die nix mehr wert sich besorg ich mir ein paar von denen für mein Partykeller. Perfekte Bierdeckel für Nerds.

 

[latiose88]

Wenn die mal fast nix mehr wert sind, dann wird auch ein ryzen diese meilenweit überholt haben. Irgendwann reicht die Leistung. Bin gespannt welche Sprünge da noch zu erwarten sind. Aber eines Tages werden auch die 24 und 32 Kerner in den mainstream Bereich landen. Vileleicht ja nicht in nächster Zeit aber in 10 oder 20 Jahren bestimmt. Selbst dann hat so ein server seine Daseins Berechtigung.