News AMD gibt Details zu 32-nm-CPUs preis

[Dese]

@noskill: es gibt kaum kommunikation zwischen cpu und gpu. was in zukunft für anwendungen auftauchen bei denen das ggf anders ist wird scih noch zeigen.

und nennenswert leitungen werden auch nicht eingespart. was vorher übern pci buss zum speicher ging geht jetzt von der cpu. die bekommt natürlich ein paar neue leitungen dazu, für den graphics core. die ersparnis am verbracuh hält sich stark in grenzen, falls überhaupt bemerkbar im verlgiech zu einer derzeitigen onbordlösung (bei gleicher gpu).

die meisten cpu#/gpu mischaufgaben laufen immer noch über den hauptspeicher und nicht direkt zwischen cpu und gpu. kommunikation findet nur indirekt statt über die bearbeitung gemeinsamer daten.

da nützt dein arroganter smilie auch nichts. das macht deine aussagen nicht richtiger.

@silent-efficiency: aktuelle EE quadcore prozessoren haben 45 TDP bei amd.

 

[silent-efficiency]

@milamber!
Es ist vollkommen logisch, dass mehr Lagen zu höheren Prozesszeiten führen.

Es ist nicht logisch, dass mehr Kupferschichten zwangsläufig zu kleineren CPU-DIEs führen.

Daher müsste Volker erst einmal beweisen, dass im kommenden 32nm Prozesses die zusätzlichen Kupferschichten bei AMD tatsächlich zu kleineren CPU-DIEs führen. Erst dann kann man überlegen wie sich das rechnet, sonnst erübrigt sich jede Rechnung, daher sind auch die tatsächlichen Kosten auch erst mal egal, solange Volker seine Behauptung nicht untermauern kann. Und die Tatsache, dass Intel mit 9 Lagen die 32nm Transistoren dichter gepackt hat, als andere Unternehmen mit 28nm Transistoren, spricht eher dafür, dass man da nichts mehr dichter packen kann.

 

[Krautmaster]

Stimmt, müssen wir nicht. Aber du darfst ohne Belege selbst Theorien und Behauptungen aufstellen, und dabei andere Vermutungen als Quatsch bezeichnen? Na Herzlichen Glückwunsch.

ich glaube darum ging es doch keinem. Schau mal. Du versuchst das jetzt an Fakten und in Zahlen aufzuhängen, natürlich geht das nicht und keiner wollte das.

silent-efficiency hat in den Raum gestellt, dass die Produktionszeit / Wafe höher wird. Sicher wird sie das, und der Wafer an sich wird sicher auch teuerer (man stelle sich die Frage ob die Produktion mit 1 Mio Layern wirklich gleich schnell sein kann, als eine Produktion mit einer einzigen Layer) . Wieviel Gewinn der Wafer aber letzendlich abwerfen wird weiß keiner. Kann sein, dass er die höheren Fertigungskosten kompensiert, wovon auszugehen ist, eventuell aber auch nicht. Vermutlich wird aber der Gewinn sogar größer da sonst die Aktion, die Lagen zu erhöhen, wohl unsinnig wäre.

Man traut der Produktion das also wohl zu (was ich sehr gut finde).

Ob dies Einfluss auf Geschindigkeit, Takt, Energieverbrauch, DIE Größe hat, bzw in welchem Umfang, lässt sich nur schwer sagen.

Man kann und muss auch nicht jede Behauptung direkt auf Zahlen festnageln.

 

[Abolis]

Da bekommt man ja Schüttelfrost, was manche Leute behaupten wie Chips produziert werden.
Zum einen wird nicht in Wafer/h gerechnet... sondern in WOPS (wafer operations)... schliesslich ist nur die Anzahl der Bearbeitungsschritte entscheidend fuer den Durchsatz.

Das entscheidende an der Packungsdichte ist vor allem eines! Weniger Grundfläche bedeutet deutlich gesenkte Produktionskosten pro Chip, einfach weil Substrate das teuerste an einem Chip sind. Die Produktionsschritte sind weniger entscheidend... denn! Weniger Flaechte pro Chip, bedeutet mehr Chips pro Wafer, bedeutet weniger Kosten pro Produktionsschritt pro Chip... ergo haellt sich fast die Waage. Aber! die Fixkosten pro Chip (Substratflaeche) sinkt deutlich.
Ich kenne nicht die Preise fuer einen SOI-Epitaxy-Wafer, aber ein Beispiel aus der GaAs -Welt... hier kostet ein Wafer mit Epitaxy mal eben zwischen 9000-15000 Euro... und das bei 4". Da ist jeder mm² entscheidend was die Produktionskosten pro Chip betrifft.

Ob nun mehr oder weniger Cu-Lagen besser ist, liegt einzig alleine am Routing das eingesetzt wird, und kann pauschal nicht beantwortet werden. Feineres Routing birgt immer das Risiko von Defekten. Ergo koennen mehr Lagen diese Situation entschaerfen. Gleichzeitig steigt aber das Defekt-Risiko multiplikativ mit den Bearbeitungsschritten. Je nach Beherrschung des Prozesses kann dies Vorteile oder Nachteile haben.

SOI bedeutet by the way einfach nur Silicon on Insulator, oder eben, Silizium auf Isolator. Dies hat den Vorteil, dass die sehr dünne Epitaxie-Schicht nicht auf einem Leiter (Silizium muss in diesem Falle als Leiter betrachtet werden) liegt, sondern eben auf einem Isolator. Dies senkt die parasitären Kapazitäten und Elektronen-Schleppwiderstände massiv, was wiederum dem Grenztakt und dem Stromverbrauch zu Gute kommt. Dies hat nichts im geringsten mit HKMG (high K metal gate) zu tun. HKMG ist einfach eine Materialwahl fuer die Gate-Passivierung. SOI profitiert übrigens massiv von der sinkenden Strukturgröße.
Das eine schliesst das andere nicht aus. Auch wenn es in der Kombination noch nicht verwendet wurde (zumindest waere mir kein Fall bekannt)

Und Packungsdichte hat üeberhaupt nichts mit Strukturgröße zu tun. Die Strukturgröße gibt die Gatelänge an (die meisten Laien wuerden die Gatelänge eher als Gatebreite sehen). Wie die Anordnung der Ohm-Pads ist (lateral, stacked etc...) ist ein anderes Thema. Hier kann man entweder breiter bauen (erlaubt mehr Spannung, einfacher zu beherrschen etc..) oder eben schmahler (birgt das Riskio von Leckströmen, parasitäre Kapazitäten und Induktivitäten werden problematisch etc...). Es gibt Chips in der Leistungselektronik mit einer Strukturbreite von 125nm, und der ganze Transistor ist einen halben mm breit^^.
Strukturbreite != Packungsdichte. Bitte derartige Begriffe artgerecht behandeln und korrekt formulieren.

 

[silent-efficiency]

Vermutlich wird aber der Gewinn sogar größer da sonst die Aktion, die Lagen zu erhöhen, wohl unsinnig wäre.

Diese Vermutung kann man gar nicht aufstellen, weil man die Prozessoren von Intel und AMD nicht vergleichen kann. AMD will die GPU integrieren. Intel bindet sie schlicht per QPI an. Die Prozessoren sind unterschiedlich, die Komplexität ist bei AMD höher.

Zudem sind die Fertigungsprozesse unterschiedlich. Ich kann auch gerne wieder auf das PCB einer Grafikkarte zurückkommen. Wie viele PCB-Schichten hat eine Low-End-Grafikkarte? Wie viele hat eine GTX260? Wie viele hat eine GTX285? Alle haben unterschiedlich viele PCB-Lagen, weil die Komplexität zunimmt. Daher ist der Vergleich nicht zulässig, daher kann man auch nicht sagen, dass AMD mehr Lagen macht, weil die den CPU-Die verkleinern wollen, solange man nicht mit AMD gesprochen hat, was Volker nicht gemacht hat.

 

[Krautmaster]

@Abolis

merci für die kleine Einführung. Für dein ein oder anderen hier sicher hilfreich.
Ich bin gespannt was AMD ähm GF mit SOI und HKMG anfangen kann.

@silent-efficiency

ich rede weder von Intel / Nvidia noch von PCBs.
Ich rede davon, dass AMD wohl für sich abgewogen hat was mehr Sinn macht. 9 oder 11 Layer. Sie haben sich für 11 entschieden. Warum, weil sie das Risiko wohl eingehen können oder müssen, weil es die Komplexität eventuell vorraussetzt, aber wohl sicher auch weil damit unter dem Strich im Gesamten mehr Gewinn rausspringen könnte. Davon geht man aus, denn Ziel des Unternehmens ist es nunmal das Maximum an Gewinn zu erwirtschaften.

Sicher kann man eine GTX 285 auch mit weniger PCB Schichten herstellen, auf Kosten der PCB Größe oder der Komplexität pro Layer eventuell, natürlich ist irgendwann Schluss, eine gewisse Zahl von Nöten. Auch hier gilt: So viel wie nötig, so wenig wie möglich. Es muss wirtschaftlich sein. Und da fielßen viele Faktoren rein. Siehe Post 85 von Abolis.

Was die Anbindung der GPU angeht so muss ich gesetzen mich nicht ins Detail damit auseinandergesetzt zu haben. Für mich macht es wenig Unterschied ob ich eine GPU über QPI anbinde oder integriere. Bei Einem DIE ist der QPI eben eine gewisse Anzahl an Verdrahtungen auf dem Chip, beim Anderen gehts übers Board.
Wie stellst du dir das vor, den GPU voll in die CPu zu integrieren? Im Grunde bleibt es auch hier ein haufen Verdrahtungen und ein Interface welches die GPU anspricht. Kann was neues, kann was altes sein. So einfach lassen sich die GPU / CPU Aufgaben nicht mischen. Ich denke bei AMD wie Intel bekommt die GPU seinen Platz auf dem DIE und wird sich sicher nicht mit den Kernen der CPU etc vermischen.

Wie genau die Anbindung mit welchem Bus / Schnittstelle stattfindet weiß ich nicht.
AMD Liano

Intel Sandy Bridge

Für mich sieht es nach einem GPU Bereich aus (unten, mit Shader Cores etc), der in irgend einer Form an die CPU angebunden ist. Wie genau weiß wohl keiner.
Neuer Grafikbus, über einen neues integriertes PCIe IF des CPU, oder direkt an HT?

 

[Floletni]

Ab Sandy Bridge wird auf Intel die GPU in der CPU direkt haben. Also sind die nicht mit QPI oder anderen Geschichten angebunden.

 

[silent-efficiency]

Es muss wirtschaftlich sein. Und da fließen viele Faktoren rein. Siehe Post 85 von Abolis.

Da schaue ich gerne rein. Da steht nichts von Die-Größe. Die Anzahl der CU-Lagen wird aus anderen Überlegungen festgelegt.

Ob nun mehr oder weniger Cu-Lagen besser ist, liegt einzig alleine am Routing das eingesetzt wird, und kann pauschal nicht beantwortet werden. Feineres Routing birgt immer das Risiko von Defekten. Ergo koennen mehr Lagen diese Situation entschaerfen. Gleichzeitig steigt aber das Defekt-Risiko multiplikativ mit den Bearbeitungsschritten. Je nach Beherrschung des Prozesses kann dies Vorteile oder Nachteile haben.

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Ab Sandy Bridge wird auf Intel die GPU in der CPU direkt haben. Also sind die nicht mit QPI oder anderen Geschichten angebunden.

Das weiß man noch gar nicht. Man kann auch auf dem selben DIE per QPI anbinden. Die aktuellen Atomprozessoren binden die GPU per FSB auf dem selben DIE an.

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=3728

Siehe schematische Abbildung der CPU.

 

[Krautmaster]

richtig,d ei Aussage unterstütze ich auch. Da sind wir uns ja einige, dass die gründe von mehr Lagen nicht direkt auf die DIE Größe rückzuführen sind. Das kann jedoch ein Nebeneffekt sein, der meiner Ansicht nach mehr Layer zur Folge haben.

Die einzelne Einheit wird sicher schrumpfen, aber durch mehr Einheiten wieder ausgeglichen. Der Kern an Sich macht immer weniger Fläche aus.

Ich denke es ist Haarspalterei sich an der DIE Größe und ihr Zusammenhang mit den Kosten festzuhalten. Der Unterschied 9 -> 11 Layer dürfte sehr gering ausfallen.

Keiner kann sagen wieviel Cent AMD da bei einer CPU spart oder draufzahlt wenn sie die 11 Layer verwenden. Keiner kann sagen sie sehr ein 1 cm² Chip von 9-> 11 Lagen schrumpfen würde. Nur liegt die Überlegung nahe dass er es täte, weshalb ich die Behauptung von Volker nicht ankreide.

 

[mastermc51]

Ich hatte eigentlich eher auf einen 8 Core Prozessor im Zusammenhang mit 32nm gehofft.
Und zwar wie gehabt für AM3/AM2+
Da könnte man das Ganze auch sicherlich bis max. 125W TDP und >3 GHz anpeilen....

Wenn AMD jetzt wie Intel anfängt alle Naselang einen neuen Sockel rauszubringen,
dann werde ich in Zukunft keine AMD CPUs/Mainboards mehr kaufen!

 

[bensen]

Bulldozer soll doch laut Gerüchten auch als 8 Kerner kommen.

 

[Fonce]

Bulldozer soll doch laut Gerüchten auch als 8 Kerner kommen.

richtig, der Bulldozer wird als 8 Kerne kommen und auch auf AM3 laufen

 

[gruffi]

Im Rahmen der ISSCC, die in diesen Tagen in San Francisco abgehalten wird, hat AMD einige Details zu den kommenden 32-nm-CPUs bekanntgegeben. Der Fokus liegt neben der Fertigung und dem integrierten Grafikkern vor allem auf den Stromspareigenschaften. Da die Änderungen sehr umfangreich ausfallen, dürfte jedoch ein neuer Sockel fällig werden.

Wenn ich so die 32NM Specifikationen fürs nächste jahr sehe, dann kann das Ding mit seinem 6 kernen auch nichts mehr reissen.
Schade, hat ja echt nicht lange gehalten mit der AM3 Plattform.

Ich habe es schon geahnt. Wenn man Einleitungen so ungenau formuliert, müssen ja solche Kommentare kommen.
Nur noch mal zur Richtigstellung, AM3 bleibt auch bei den 32 nm Prozessoren von AMD erhalten (AM3r2). Der Sockel wird auch die Basis für den Desktop Bulldozer sein, der ja erstmal keine IGP erhält. Lediglich bei Llano ist ein neuer Sockel recht wahrscheinlich. Bobcat dürfte BGA sein.

Achso. Na ja, eine IGP in Form von HD4xxx wird mein Hoffnungen dennoch nicht unbeding beflügeln .

Nach bisherigen Infos wird die GPU in Llano mindestens auf Evergreen basieren. Sollte bei DirectX 11 ja auch so sein. Man spricht von 5600er Niveau.

Diese integrierte Grafik ist echt ne Seuche... ich brauch den Mist nicht und werde nie Geld ausgeben für so was unnützes. Die sollen nen schnellen Quad-Core bauen und fertig. Das nun die Bereiche über 3 Ghz an gezielt werden und es wahrscheinlich nen Turbo gibt ist super aber mit ner gpu drin kann amd, genau wie intel, ihre cpus behalten ...

Leute , Leute. Informiert euch doch bitte erstmal, bevor ihr euch völlig unnütz echauffiert. Es geht hier um Llano. Das ist natürlich nicht das einzige Design, was bei AMD mit 32 nm bevorsteht. Wenn du eine CPU mit 4 Kernen und ohne IGP haben willst, bitteschön -> Zambezi Quad Core (Bulldozer).

Dass Intel angeblich dauernd den Sockel wechselt ist doch Blödsinn. Wie lange gibt's denn schon S775? Und es gibt ihn immer noch. Dass für den Nehalem neue Sockel kamen ist ja logisch.

Nun ja, der Sockel Name alleine sagt noch gar nichts. Das sollte doch mittlerweile bei jedem angekommen sein. Bei Intel kamen für LGA 775 trotzdem alle 1-2 Jahre neue Chipsätze, die zu Inkompatibilitäten geführt haben und die ein neues Board für eine neue CPU notwendig gemacht haben. Dass es auch anders geht, zeigt ja AMD. AM2, AM2+ und AM3 hört sich erstmal nach 3 unterschiedlichen Sockeln an, ist aber im Grunde alles das gleiche und vollständig abwärtskompatibel. Du kannst also eine aktuelle CPU im AM3 Package auch auf einem AM2 Board problemlos betreiben, BIOS Support vorausgesetzt.

Ich dachte AMD möchte bei der 32nm Produktion auf HKMG umsteigen ?

Aber schon komisch, dass amd hier wieder von SOI erzählt. Wollten die nicht mal den herrstellungsprozess auf hkmg pimpen und sparksamere Chips machen?

Etwas anderes hat Volker ja auch nicht geschrieben. Es ist exakt formuliert 32 nm SOI/HKMG (SHP). Nochmal in aller Deutlichkeit, SOI und HKMG schliessen sich in keinster Weise aus.

Gehen wir vom Maximum aus: 125W TDP. 25W x 4 = 100, bleiben 25 für die IGP und NB-Teile. Also irgendwas 10-15W für die GPU. Damit könnte man eine Performance in Höhe mobiler Lösungen (5er Gen, DX11, 40nm) erwarten, die so um die 20-25W konsumieren. So weit weg von der mobilen 5600er sind wir damit vielleicht nicht. Nicht schlecht für eine Grafiklösung, die mal eben mit der CPU daherkommt...

Ich denke, die 25 W sind schon bezogen auf den gesamten Chip inklusive Uncore (4x 25 W = 100 W TDP). Zudem sind die 25 W wohl recht konservativ angegeben (Reserven für ein Turbo Feature?). Ein K10.5 Kern in 45 nm braucht bei 3 GHz schon keine 25 W. Ich würde für 4 Kerne in 32 nm bei 3 GHz insgesamt eher 65 W ansetzen. Siehe X4 910e, 2,6 GHz, 0,85-1,25 V, 65 W TDP. Da sollten mit 32 nm problemlos noch 400 MHz drin sein, selbst wenn die maximale Spannung um 0,05 V steigt. Bleiben noch 30 W für die IGP, um den gesamten Prozessor in der grössten Ausführung in eine 95 W TDP zu quetschen. Ob du eine 125 W TDP sehen wirst, halte ich zwar nicht für ausgeschlossen, momentan aber doch für etwas fragwürdig.

Doof nur, dass man dann zwei Sockel bei Amd hat in einem Segment. Oder kommt Liona nur für mobile Chips? Bei INTEL ist es zumidnest klar, dass der 1366 eigentlich ein Server/WS-Sockel ist, den man zusätzlich eben noch im Highendmarkt bei Desktops bekommt, aber bei Amd gibt es ja noch die neuen Serversockel G32/34 und AM4. Das muss besser werden!

Ja, richtig. Hier könnte Intel in der Tat besser werden. Sie fahren momentan 3 Sockel bei Desktops, LGA 775, LGA 1366 und LGA 1156. Hinzu kommen noch Inkompatibilitäten bei Chipsätzen. Auf einem P55 Board kannst du zB einen Clarkdale nicht vollständig nutzen. Zumindest musst du dort auf die IGP verzichten.
Bei AMD ist es momentan quasi ein Sockel, AM3, AM2+ und AM2 haben alle die gleiche Basis, und wird im kommenden Jahr voraussichtlich um einen neuen ergänzt. Das sieht hier also schon etwas durchdachter und strukturierter aus. Es heisst übrigens Llano. Da ist nirgendwo ein "i".

 

[mav82]

@Volker Rißka

Von den Intel Rpozessoren kennt man das in letzter Zeit ja zu Genüge: mit jedem neuen Prozessor kommt auch fast ein neuer Sockel

So ein Mumpitz hab ich selten von dir gelesen.

 

[Krautmaster]

@mastermc51

Weder Intel noch AMD bringt alle Naselang nen neuen Sockel. Wenns dir nach beständigkeit geht müsstest du eigentlich jetzt zu Intel rennen da die Sockel neu sind und folglich auch noch (hoffentlich) lange halten werden.

Dass sich AM3 zuzmindets bei intergierter Grafik nicht halten kann sollte klar sein. Der AMX Sockel ist ja auch schon sher lange da, genau wie der Sockel 775. Aber das heißt nich dass ihn das zum Mittel der Wahl macht, im Gegenteil, was lange da ist wird früh ersetzt. Sollte klar sein oder?

Ich halte auch CPUs mit IGP prinzipiell für gut. Muss eine generelle Technik zum Umschalten zwischen separater GPU und IGP her... So lässt sich viel Strom sparen. Sowas kann sich nur entwicklen wenn jede CPU eine IGP besitzt und dann umschaltbar ist.

 

[quaiky]

Integrierte GPU hin oder her. Solange keine offenen und vernünftigen Treiber für AMD/ATI GPUs unter Linux existieren, ist das Ganze für mich eher unnütz. Es ist schade, dass man in dem Bereich unter Linux zu einer Clarkdale Platform gezwungen ist.

wenn man sich anscheut wie schnell die opensource treiber entwicklung bei amd/ati vorangeht dann sollte das in einem jahr kein problem sein. die entwickler hatten viel aufzuholen, aber kommen momentan ganz gut voran. wer http://xorg.freedesktop.org/wiki/RadeonFeature vor ein paar monaten gesehen hat und jetzt wieder draufschaut der kann bestätigen wie stark der rotanteil reduziert wurde.

 

[noskill]

@noskill: es gibt kaum kommunikation zwischen cpu und gpu. was in zukunft für anwendungen auftauchen bei denen das ggf anders ist wird scih noch zeigen.

und nennenswert leitungen werden auch nicht eingespart. was vorher übern pci buss zum speicher ging geht jetzt von der cpu. die bekommt natürlich ein paar neue leitungen dazu, für den graphics core. die ersparnis am verbracuh hält sich stark in grenzen, falls überhaupt bemerkbar im verlgiech zu einer derzeitigen onbordlösung (bei gleicher gpu).

die meisten cpu#/gpu mischaufgaben laufen immer noch über den hauptspeicher und nicht direkt zwischen cpu und gpu. kommunikation findet nur indirekt statt über die bearbeitung gemeinsamer daten.

da nützt dein arroganter smilie auch nichts. das macht deine aussagen nicht richtiger.

@silent-efficiency: aktuelle EE quadcore prozessoren haben 45 TDP bei amd.

Wenn du persönlich werden willst, weil dein pampiges Quatsch unbegründet kam, oder du den derzeitigen Trend im Grafikmarkt verschlafen hast, dann mach das bitte per PM oder nerv deine Eltern.
FAKT ist, dass die direkte Kommunikation ein Performancevorteil ist.
Wenn du das nicht begreifst, ist das nicht mein Fehler und macht meine Aussage auch nicht falsch.
Hier nochmal hervorgehoben nur für dich:

@Dese

[...]
Und der direkte Kommunikationsweg mit der CPU bringt natürlich auch keine niedrigeren Latenzen, welche vor allem für künftige GPU-CPU Mischaufgaben wichtig sind.

 

[GHad]

Was soll die Meckerei wg. neuem Sockel für Llano? Bei 1156 hat auch keiner gemeckert, weil jedem klar war, dass da ne GPU drin ist und das Signal irgendwie eaus muss.

Aber wenn jetzt AMD ne CPU mit GPU bringt regt ihr euch über einen neuen Sockel auf?

Bisher hat AMD 1 Sockel, den AM2. AM2+ und AM3 sind Revisionen und abwärtskompatibel. Nächstes Jahr wird ein neuer gebraucht für Llano, sonst andert sich nix.

Ein Beispiel mit einem Mainboard von 2008: http://www.asrock.com/mb/overview.asp?Model=NF6-GLAN ist Am3 kompatibel, d.h. mit einem BIOS-Update läuft auf diesem Board sogar der kommende 8-Core Bulldozer 2011.

Intel hat aktuell 3 Sockel.

Greetz,
GHad

 

[JanEissfeldt]

Sie fahren momentan 3 Sockel bei Desktops, LGA 775, LGA 1366 und LGA 1156.

Häh?
Der 775 ist am Ende und wurde von 1156 abgelöst. 1366 ist der nachfolger des 771! Mach dich mal lieber schlau bevor du hier was verzapfst.
Sorry wegen dem "i". Manche schreiben Llano immer mit i, da dachte ich, das mussso sein.

 

[silent-efficiency]

Und Packungsdichte hat üeberhaupt nichts mit Strukturgröße zu tun. Die Strukturgröße gibt die Gatelänge an (die meisten Laien wuerden die Gatelänge eher als Gatebreite sehen). Wie die Anordnung der Ohm-Pads ist (lateral, stacked etc...) ist ein anderes Thema. Hier kann man entweder breiter bauen (erlaubt mehr Spannung, einfacher zu beherrschen etc..) oder eben schmahler (birgt das Riskio von Leckströmen, parasitäre Kapazitäten und Induktivitäten werden problematisch etc...). Es gibt Chips in der Leistungselektronik mit einer Strukturbreite von 125nm, und der ganze Transistor ist einen halben mm breit^^.
Strukturbreite != Packungsdichte. Bitte derartige Begriffe artgerecht behandeln und korrekt formulieren.

Darüber müssen wir uns noch mal kurz unterhalten. Richtig, die Strukturgröße gibt nur die Gatelänge an. Fakt ist aber auch, dass mit kleineren Strukturgrößen immer mehr Transistoren auf den Wafer passen. Klar kann man auch mit 125nm-Gatelänge ein halben mm breiten Transistor bauen, aber das macht man bei CPUs ja nicht. Wenn man die Gatelänge verkleinert, dann verkleinert man auch die anderen Teile. Dass das jeder Hersteller in einem unterschiedlichen Verhältnis macht, ist klar, aber mehr Transistoren passen immer bei kleinerem Fertigungsprozess auf den gleichen CPU-DIE, sonnst würde die Verkleinerung ja auch Wirtschaftlich nichts bringen. Es besteht also wenn auch kein zwangsläufiger Zusammenhang, aber doch ein Zusammenhang zwischen Strukturgröße und der Anzahl der Transistoren pro Fläche.