v_ossi
Commodore
- Registriert
- Juni 2011
- Beiträge
- 4.791
smalM schrieb:L3 wird auf dem CPU-Die sein, was anderes ist wegen der Zugriffszeiten eher ausgeschlossen.
[...]da halte ich Deine Lösung für nicht realisierbar, da zu teuer, auch wenn ich's rein aus Neugierde gerne realisiert sähe – Nerd-Wunsch halt
Das war auch einfach aus dem Bauch heraus die Überlegung, was man wie auslagern könnte.
Das der L3 Cache im CPU-Die bleibt, ist auch mMn (vorerst) naheliegend, andererseits hab ich auch noch nirgends Zahlen bezüglich der Latenzen gesehen.
Ist ja nicht ausgeschlossen, dass man die Cache Struktur großflächiger umbaut.
Es ist schließlich nicht in Stein gemeißelt, dass L1, L2 L3 und gegebenenfalls L4 so wie bisher und nicht anders im Die integriert sind. Vlt. ermöglicht man ja genau dort mit Foveros und EMIB völlig neue Designs.
Macht man z.B. Level 1 und 2 (im vegleich zur aktuellen Architektur) absurd groß, kann man Level 3 evtl. aus dem eigentlichen Die in eine andere Foveros Ebene auslagern und gewinnt in Gänze trotzdem an Leistung.
Vlt. muss man einfach anfangen das CPU Design radikaler umzudenken, statt immer nur iterative Mini-Verbesserungen zu erarbeiten.
AMD hat da ja gut vorgelegt mit der Auslagerung der I/O in einen separaten Die.