duskstalker schrieb:
stupide ist an dem garnichts. natürlich muss man ausprobieren, ob ein kondensatortausch was bringt; wie soll mans sonst wissen? die meisten boards haben pads für beide kondensatortypen. da braucht man nicht viel überlegen. im extremfall gibts ja noch sowas wie ein multimeter.
alternativ einfach noch ein paar through hole caps auf die großen smd caps löten um die kapazität massiv zu erhöhen. wenns wirklich an den kondensatoren liegt, sollte man mit der doppelten bis dreifachen kapazität irgendeine reaktion vom core bekommen; ganz ohne smd auf platine löten.
Beim PDN (Power Distribution Network) Design versuchst du in der Regel die Impedanz so niedrig wir nötig zu halten. (Es gibt techniken, bei denen wird im niedrigen Frequenzbereich versuch die Impedanz möglichst auf einem konstanten Wert zu halten - das nennt sich dann Adaptive Voltage Positioning (AVP) oder bei Intel Load Line). Bei den hohen Frequenzen hier ist das Problem die parasitäre Induktivität der Bauteile. MLCCs haben gegenüber POSCAPs den Vorteil, dass sie eine deutlich geringere Induktivität als auch einen deutlich geringeren ESR (Effective Series Resistance) haben.
(
https://www.eeweb.com/multi-layer-ceramic-capacitors-mlcc/)
Das hilft dir die Impedanz niedrig zu halten.
Dein VRM (Voltage Regulator) (bzw. der Regler) ist dafür zuständig die Impedanz bei niedrigen Frequenzen (im Bereich der Reglerbandbreite) klein zu halten. Was niedrige Frequenzen genau sind hängt im Prinzip von der Schaltfrequenz des VRM ab. Man legt den Regler in der Regel so aus, dass die Bandbreite zwischen 1/10 und 1/5 der Schaltfrequenz liegt. Die Schaltfrequenzen liegen meist so im Bereich von 500 kHz bis 1 MHz.
Viel Kapazität (POSCAPs) brauchst du, um bei einem langsamen Regler den Spannungsabfall zu begrenzen, bis der Regler des VRM wieder mehr Strom nachschieben kann (C0 discharge im Bild unten). Die Ladung, die dafür nötig ist, ist im Prinzip die Differenz zwischen ILoad und IL.
(
https://www.richtek.com/Design Support/Technical Document/AN038)
Das Problem hier ist eher das was im Bild als ESL spike und ESR step markiert ist. Das ist von vier Faktoren abhängig:
- Strom I (das können ein paar 100 Ampere sein)
- ESR mR (~ 10 mR bei POSCAPs , ~1mR bei MLCCs)
- Stromsteilheit dI/dt (das können ein paar 100 bis 1000 Ampere pro µs sein)
- ESL (1 nH bei POSCAPs, 200 pH bei MLCCS)
Den Strom und das dI/dt kannst du als PCB Designer nicht beeinflussen bleibt also nur ESR und ESL.
-> viele C's mit passenden Eigenschaften parallel schalten und das Layout optimieren. Wenn du einen schnellen VRM Regler hast, kannst du dir auch POSCAPs sparen, da dein Regler Lastsprünge in dem Bereich handeln kann.
Man könnte aber auch mal die Frage stellen ob einfach das Decoupling auf dem GPU Package oder im Silicon mist bzw. zu knapp ausgelegt ist