kisser schrieb:Nicht unbedingt. Mit der Größe des Caches steigt ggf. der Verwaltungsaufwand, d.h. der Cache wird langsamer.
Sonst würde man ja nicht heutzutage 3-stufige Caches unterschiedlicher Größe (L1 - L3) nutzen
Ja, die Cachelatenz (könnte) aufgrund des erhöhten Verwaltungsaufwandes langsamer werden, aber was zählt ist die absolute Abarbeitungsgeschwindigkeit der Instruktionen. Und diese dürfte meiner Meinung nach bei einem gemeinsamen Cache höher sein, als wenn der (L3-)Cache zerstückelt wäre .
BTW: Mir ist schon klar, warum es die Abstufungen L1/L2- und L3- Cache gibt - da geht es vor allem um die Geschwindigkeit. Aber so gesehen hat AMD ja da noch Spielraum was die Größe des L3-Cache betrifft.
Nehmen wir mal die Größe des L2-Cache: Derzeit bei AMD 512kb/Core, Intel 256kb/Core. U. a. ein Grund, warum Intel bei Sunny Cove nächstes Jahr sowohl den L1 als auch den L2-Cache massiv erweitern wird. Wird schon seine Gründe haben .
Was anderes zu der Thematik: Rein theoretisch müßte es doch möglich sein, die CCX/Chiplet-Problematik auch softwaremäßig zu beseitigen. Ich meine, daß das Betriebssystem (Scheduler) so programmiert werden könnte, daß, sofern nur wenige Kerne benutzt werden nur die Kerne innerhalb eines CCX benutzt werden. Und erst bei mehr Last ausgelagert wird.
MK one schrieb:ein größerer L3 Cache kann lediglich mehr Daten bevorraten , und die L1 -L3 Caches haben mit den Latenz zu tun , der L1 ist der Schnellste mit der geringsten Latenz jedoch an seine Kern gebunden zu dem er gehört , der L3 ist der langsamste , dafür können alle Kerne drauf zugreifen ...
So würde ich es auch sehen.
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