News Sapphire Rapids: Details zu Intels CPUs mit bis zu 56 Kernen in vier Dies

[Hakubaku]

Aber man braucht doch nur 6 Kerne oder weniger?
Hoffentlich gibt das keine Kernschmelze.

 

[fortunes]

Ich erinnere mich daran, dass Intel damals über Ryzen und die "geklebte" CCD Technologie abgelästert hat.
Aber wenn ich mir die hier gezeigten Bilder von Intel anschaue, frage ich mich, wer hier nun irgendetwas grob zusammenschustert?

AMD hat in 2007 in den Präsentationen für die neuen Phenoms einen kleinen Seitenhieb auf die Core2Quads abgelassen, die keine echten, nativen Quads waren:

https://www.computerwoche.de/a/phenom-amd-kuendigt-quad-core-fuer-desktops-an,592698

Aber AMD hat nie die Konkurrenz direkt angesprochen und über diese gespottet.

Intel hat die AMD-Produkte direkt angesprochen und als "zusammengeklebt" bezeichnet.

Und jetzt machen sie es ebenfalls genau so.

 

[bensen]

Das mit den 1600 mm² ist krass groß, da gibt es auch so ein paar Fragezeichen, weil das Verhältnis von KErnen mit Anhang zu Fläche viel schlechter wäre als alles bisher. Aber diese Richtung hat es wohl, klein ist es keinesfalls.

Die Frage ist in der Tat, wo die ganzen Transistoren hingehen.
IceLake SP mit 40C soll ja bei ca. 660 mm² liegen.
Memory und PCIe ist ja laut bisherigen Gerüchten auch nicht (viel) mehr vorhanden. Bei IO bleibt nur der Interconnect zwischen den Tiles und der Controller für HBM. Aber so viel Platz nimmt das auch nicht.
Der L2 Cache könnte sehr wahrscheinlich auch auf 2 MB aufgebohrt worden sein und eventuell ist auch der L3 vergrößert.

 

[Dark Soul]

...
Aber das zeigt ja auch schon Ryzen vs Tiger Lake. Ein Willow Cove Core ist deutlich größer als ein Zen3 Core. Sowohl mit als auch ohne L2 Cache gerechnet.

Man unterstützt ja auch AVX512 - das braucht definitiv einiges an Platz

 

[bensen]

Intel hat damals 2 CPU-Dies auf ein Package gesetzt, beide CPUs waren aber getrennt vorhanden und konnten nicht direkt miteinander kommunizieren, sondern mussten über das über die Northbridge und damit über den FSB.

Ab Zen2 kommunizieren die Chiplet auch nicht direkt miteinander, sondern über den IO-Die.
Aber immerhin ist der jetzt auf dem Package.

Zen1 mit "direkter Kommunikation" hatte schlechtere Latenzen.

Nur das EMIB für die Bandbreite nicht der entscheidene Faktor ist, sondern die UPI und wie diese ausgelegt wird, ob man darunter nun EMIB schnallt. UPI wird jetzt auf 16GT/s gesteigert und 4 Links, das kann man auch über weitere Strecken machen.

Die 4 UPI Links, die bisher zu sapphire Rapids bekannt sind, werden für die inter-socket Kommunikation sein. Nicht für die Anbindung der Tiles untereinander.

 

[Volker]

Die Frage ist in der Tat, wo die ganzen Transistoren hingehen.
IceLake SP mit 40C soll ja bei ca. 660 mm² liegen.
Memory und PCIe ist ja laut bisherigen Gerüchten auch nicht (viel) mehr vorhanden. Bei IO bleibt nur der Interconnect zwischen den Tiles und der Controller für HBM. Aber so viel Platz nimmt das auch nicht.
Der L2 Cache könnte sehr wahrscheinlich auch auf 2 MB aufgebohrt worden sein und eventuell ist auch der L3 vergrößert.

Joa mehr Cache kommt immer als erstes in den Sinn wenn man mehr Fläche braucht. Sie haben dann auch erstmals nicht nur AVX sondern das neue AMX - evtl ist das zu Beginn ja auch ein Klotz wie AVX-512 damals bei Skylake-SP mit einer extra Einheit, was zusammen mit dem damals größeren Cache auch den Kern und Die massiv aufgebohrt hatte: https://www.computerbase.de/artikel...ite-2#abschnitt_skylakesp_basiert_auf_skylake

 

[YforU]

Nur das EMIB für die Bandbreite nicht der entscheidene Faktor ist, sondern die UPI und wie diese ausgelegt wird, ob man darunter nun EMIB schnallt. UPI wird jetzt auf 16GT/s gesteigert und 4 Links, das kann man auch über weitere Strecken machen.

UPI wird kaum für die interne Kommunikation über EMIB genutzt werden. Mit Icelake-SP hat Intel bereits einige Änderungen (Mesh, Skalierbarkeit) gebracht:
https://www.hardwareluxx.de/index.p...32-intel-nennt-details-zu-ice-lake-xeons.html
Die vier SR Tiles bilden ziemlich sicher ein großes, zusammenhängendes Mesh.

 

[Locuza]

Joa mehr Cache kommt immer als erstes in den Sinn wenn man mehr Fläche braucht. Sie haben dann auch erstmals nicht nur AVX sondern das neue AMX - evtl ist das zu Beginn ja auch ein Klotz wie AVX-512 damals bei Skylake-SP mit einer extra Einheit, was zusammen mit dem damals größeren Cache auch den Kern und Die massiv aufgebohrt hatte: https://www.computerbase.de/artikel...ite-2#abschnitt_skylakesp_basiert_auf_skylake

Der L2-Cache ist wahrscheinlich 2MiB groß, was zusammen mit extra digitaler Logik den Kern breiter aufstellt.
Es gibt einen neuen Logikstreifen und scheinbar SRAM-Zellen über der typischen Kernfläche, worüber sich dann noch einmal der L3-Cache befindet und vermutlich der Mesh-Agent.
Der neue Logikstreifen könnte dabei die Matrix-Einheiten enthalten, zusätzlich zu den Tile-Registern.
Insgesamt ist der Kern mächtig gewachsen und für normale Konsumenten kann man sich es sich gut vorstellen, dass die extra EUs für AVX512 am Port5 wieder entfernt werden, ebenso AMX-Logik.
Der L3-Cache wird dann erneut direkt neben dem L2-Cache platziert, wobei dieser vermutlich auch gecuttet wird, auf 1.28MiB.
Dadurch wäre der Kern für Konsumenten (Alder Lake) deutlich niedriger und schmaler.

 

[Tawheed]

AMD hat Intel dazu gebracht diesmal alles zu geben. Von HBMe2 64GB bis hin zu 8 Socket 56Core CPUs....

 

[Onkel Föhn]

"Für eine bessere Ausbeute ist pro Die aber vermutlich ein Kern deaktiviert."

Und was hat INTEL anno dazumal gesagt, als AMD ihre X3 CPU´s vorgestellt hat ?
Bei UNS funktionieren ALLE Kerne auf dem Die

MfG Föhn.

 

[Hayda Ministral]

wenn ich mir die hier gezeigten Bilder von Intel anschaue

Ich sehe keine Bilder die mir irgendwelche assoziationen zu geklebten geschusterten Kernen erlauben würden.
Mache ich was falsch?

 

[itm]

Komisch wenn man das selber macht ist das ok?

Damals bei Epyc Naples hieß es doch noch das Dies zusammenkleben Unfähigkeit ist?

 

[NguyenV3]

Komisch wenn man das selber macht ist das ok?
Damals bei Epyc Naples hieß es doch noch das Dies zusammenkleben Unfähigkeit ist?

Aber AMD hat nie die Konkurrenz direkt angesprochen und über diese gespottet.

Vielleicht hätte AMD damals nicht (zuerst?) anfangen sollen, zu sticheln. Und dann ganz provozierend in die Kamera halten - vorher geköpft, um zur Schau gestellt zu werden. Den Wortlaut habe ich nicht mehr dazu gefunden. Man liest nur was von "first native quad core" oder hier laut computerwoche.de damals:

Spoiler

Den in Aussicht gestellten Opteron-Quad-Core (Codename "Barcelona") nennt der US-Hersteller mit deutschen Produktionsstätten ganz selbstbewusst den ersten "echten" Quad-Core-Prozessor.

Henri Richards, AMD chief sales & marketing officer (2006)
Rechts ist der Xeon 5300 (2x Dual core)
Quelle: Tomshardware

 

[cc0dykid]

Für eine bessere Ausbeute ist pro Die aber vermutlich ein Kern deaktiviert.

Warum wird die Ausbeute besser, wenn man ein Kern pro Die deaktiviert?

 

[ghecko]

Warum wird die Ausbeute besser, wenn man ein Kern pro Die deaktiviert?

Weil mit der Größe des Chips die Wahrscheinlichkeit eines Defektes steigt.
Wenn man also 60-Kerner verkaufen will, muss jeder DIE fehlerfrei sein. Wenn man allerdings die Kernanzahl des Vollausbau etwas reduziert, kann man nahezu alle Chips verwenden. Man muss nur die Cores, in denen ein Defekt ist, deaktivieren.

Und klar, man könnte jetzt die fehlerfreien selektieren und daraus eine begrenzte Anzahl an 60-Kerner herstellen, aber wenn man damit aufgrund der Stückzahlen den Markt nicht bedienen kann, führt das nur zu unzufriedenen Kunden. Die Anzahl solcher Chips scheint also zu gering zu sein. Kein Wunder bei der Größe.

 

[Volker]

Vielleicht hätte AMD damals nicht (zuerst?) anfangen sollen, zu sticheln? Und dann ganz provozierend in die Kamera halten. Den Wortlaut habe ich nicht mehr dazu gefunden. Man liest nur was von "first native quad core" oder hier laut computerwoche.de damals:

Spoiler

Den in Aussicht gestellten Opteron-Quad-Core (Codename "Barcelona") nennt der US-Hersteller mit deutschen Produktionsstätten ganz selbstbewusst den ersten "echten" Quad-Core-Prozessor.

Anhang anzeigen 1091021
Henri Richards, AMD chief sales & marketing officer (2006)
Rechts ist der Xeon 5300 (2x Dual core)
Quelle: Tomshardware

Cooler Fund. Ich wusste auch noch das AMD damals extrem oft gesagt hat "erster nativer Quad" aber so mit dem Bild das kannte ich gar nicht. Ist halt auch schon 15 Jahre her, deshalb weiß das kaum mehr einer. Irgendwann beißt PR aber jeden mal wieder in den Arsch^^

 

[Klick82]

Wir haben 100 leute gefragt:
Nennen sie Betriebssysteme od. Anwendungen geschweige denn Spiele, die die derzeitigen Multicore CPU´s wirklich ausnutzen!

 

[Teralios]

Ab Zen2 kommunizieren die Chiplet auch nicht direkt miteinander, sondern über den IO-Die.
Aber immerhin ist der jetzt auf dem Package.

Richtig, weil der I/O als Router/Hub agiert für den IF und damit auch entsprechend viele IF-Ports im I/O vorhanden sind, während die Chipets nur noch einen Port brauchen - Zen 3 - be Zen 2 war jedes Chiplet ein IF-Node, an dem noch mal Endpunkte angeschlossen waren, was durchaus auch Nachteile hatte bei der Latenz, weil man im schlimmsten Fall 2 Sprünge machen musste, statt nur einen Sprung.

Zen1 mit "direkter Kommunikation" hatte schlechtere Latenzen.

Zen 1 und auch Zen 2 hatte bei Core <-> Core schlechteren Latenze als Zen 3 allgemein, weil im IF bis zu zwei Sprünge notwendig waren.

Lagen die Daten im selben CCX => Kurze Latenz. Ging es in einen anderen CCX hatte man den ersten IF-Sprung, ging es über den eigenen Die hinaus, kam ein zweiter Sprung mit dazu.

Das gleiche Problem gab es für den Arbeitsspeicher: Ist der benötigte Controller im selben Die, hat man nur einen IF-Sprung gehabt, lagen die Daten beim andere Controller, kommt ein weitere Sprung mindestens dazu => Latenz im Eimer.

UPI wird kaum für die interne Kommunikation über EMIB genutzt werden. Mit Icelake-SP hat Intel bereits einige Änderungen (Mesh, Skalierbarkeit) gebracht:

Ja, ändert aber nichts daran, dass deine ursprüngliche Aussage dennoch ungenau ist und auch an meiner weiteren Ausführung ändert das nichts. Dann ist es halt kein UPI, sondern der interne Interconnect für die Kommunikation, also das was AMD als IF nutzt.

Für die Bandbreite ist der EMIB irrelevant, für die Latenze könnte er von Bedeutung sein. Aber:

Die vier SR Tiles bilden ziemlich sicher ein großes, zusammenhängendes Mesh.

Sieht man sich die Grafiken bei Hardwareluxx dazu an, geht Intel hier den Weg, den AMD bereits mit dem IF geht und sogar die Konzepte sind ähnlich.

Ändert aber nichts daran, dass für die Latenz entscheidend ist, wie viele Sprünge man machen muss und wie effizient die Sprünge über die Dies hinweg laufen.

Auch - ich interpretiere nur die Folien von Hardwareluxx - springt man erst Chipintern 1 mal und es folgt ggf. ein zweiter Sprung. Für die Bandbreite ist das alles kein Problem, sonder für die Latenz und da ist auch entscheidend, wie schnell der neue Fabric bei Intel taktet und wie gut sich die Signalwege verkürzen lassen.

Ergänzung (14. Juni 2021)

Nennen sie Betriebssysteme od. Anwendungen geschweige denn Spiele, die die derzeitigen Multicore CPU´s wirklich ausnutzen!

Cinema4D, Autodesk Arnold, damit verbunden Maya, 3d Studio Max, weitere Software, die einen Render einbinden kann. Es folgen Compiler, Archiv-Software, wenn die Algorithmen entsprechend gut parallelisiert werden, Datenanalyse-Werktzeuge. Klar, nicht alles braucht man als Heimanwender, aber es gibt genug.

 

[Lord_Helmi]

Cooler Fund. Ich wusste auch noch das AMD damals extrem oft gesagt hat "erster nativer Quad" aber so mit dem Bild das kannte ich gar nicht. Ist halt auch schon 15 Jahre her, deshalb weiß das kaum mehr einer. Irgendwann beißt PR aber jeden mal wieder in den Arsch^^

Rein technisch gesehen hatte AMD aber damals recht:
Intel hat mit "wir haben den ersten Quadcore" geworben, AMD mit "aber wir haben den ersten nativen Quadcore" gekontert. Das ist auf einem komplett anderen Level als "glued together".

Eine Aussage ist technischer Natur, die andere aus dem Kindergarten.

 

[Colindo]

Eine Aussage ist technischer Natur, die andere aus dem Kindergarten.

Diesen Satz, der eigentlich Kern der ganzen Problematik und Diskussion ist, verlieren viele leider aus den Augen.