News Sapphire Rapids: Details zu Intels CPUs mit bis zu 56 Kernen in vier Dies

[YforU]

Ja, ändert aber nichts daran, dass deine ursprüngliche Aussage dennoch ungenau ist und auch an meiner weiteren Ausführung ändert das nichts. Dann ist es halt kein UPI, sondern der interne Interconnect für die Kommunikation, also das was AMD als IF nutzt.

Es macht durchaus einen großen Unterschied ob die Tiles (Chiplets) untereinander über dedizierte UPI Links kommunizieren oder ob das Mesh über alle Tiles gespannt ist (und das Design am Ende aussieht wie ein sehr großer monolithischer Icelake-SP).

Die mit Icelake-SP eingeführten Änderungen am Aufbau des Mesh (SoC, Layout) und Optimierungen am Speichercontroller haben schon ganz gut eingeschlagen wenn man die höhere Kernanzahl (28 auf 40) bei gleichzeitig niedrigerer Frequenz mit einbezieht: https://www.anandtech.com/show/16594/intel-3rd-gen-xeon-scalable-review/4

Da sehe ich jetzt keinen Grund weshalb das (Mesh, Core to Core Latenzen etc.) bei SR nicht mehr entsprechend funktionieren sollte.

 

[Teralios]

Es macht durchaus einen großen Unterschied ob die Tiles (Chiplets) untereinander über dedizierte UPI Links kommunizieren oder ob das Mesh über alle Tiles gespannt ist (und das Design am Ende aussieht wie ein sehr großer monolithischer Icelake-SP).

... du versuchst weiterhin Recht zuhaben, ohne dass du wirklich verstanden hast, was ich geschrieben habe und offenbarst gleichzeitig auch noch, dass nicht mal die Technik dahinter wirklich verstehst! Anders kann man sich diesen nun sogar sinnbefreiten Versuch noch mehr Quellen anzubringen echt nicht erklären.

Deine ursprüngliche Aussage dass man den EMIB braucht für Bandbreite UND Latenz ist und bleibt so falsch, vollkommen unherheblich ob üer den EMIB das interne Interconnect (Mesh) umgesetzt wird oder eine UPI-Verbindung zwischen den Dies besteht! Die Bandbreite wird - egal ob nun UPI oder Mesh-IC - wird über die Breite der Datenleitungen sowie dessen Takt bestimmt. Nur bei der Latenz könnte der EMIB einen Vorteil bieten, weil die Signalwege verkürzt werden.

Und der Rest, denn du anbringst, stützen meine weitere Aussagen - auch vollkommen unabhängig ob UPI, Mesh, IF oder Magic-Super-Duper-Mega-Hyper-Interconnect - für die Latenz am Ende ist entscheiden, wie viele Sprünge die CPU zu den RAM-Controllern oder einem anderen Kern braucht, wenn sie von dort Daten anfordern und das sieht man erst recht bei deinem verlinkten Andatech-Artikel. ...

 

[xexex]

vollkommen unherheblich ob üer den EMIB das interne Interconnect (Mesh) umgesetzt wird oder eine UPI-Verbindung zwischen den Dies besteht! Die Bandbreite wird - egal ob nun UPI oder Mesh-IC - wird über die Breite der Datenleitungen sowie dessen Takt bestimmt. Nur bei der Latenz könnte der EMIB einen Vorteil bieten, weil die Signalwege verkürzt werden.

Eigentlich widersprichst du dir in dem Satz selbst.....

Bei QPI/UPI verbinden 20 Leitungspaare die CPUs miteinander, bei EMIB?

https://www.computerbase.de/2019-07/semicon-west-intel-neue-packaging-technologien/

Es ist mitnichten unerheblich ob man mit EMIB aus mehreren Tiles eine CPU macht oder über einen zusätzlichen Protokoll und wenige Leitungen zwischen zwei CPUs Daten austauscht. Technisch gesehen bekommst du damit statt einer Struktur, die der vom Broadwell ähnlich gewesen wäre, eine Fortsetzung vom Mesh über die Grenzen eines Chiplets hinweg.

 

[Teralios]

Eigentlich widersprichst du dir in dem Satz selbst.....

Nein, ich widerspreche mir nicht selbst. Dafür müsste man meinen Beitrag aber richtig lesen, was eine gewisse Lesekompetenz voraussetzt, und man müsste auch eine gewisse Kompetenz beim Textverständnis haben, sowie fachliches Wissen, weil ich sehr genau definiert habe:

Die Bandbreite wird über das Protokoll und den darin spezifiziere physischen Eigenhschaften definiert. Ob man das Protokoll nun über EMIB überträgt oder über Nanodrähte über den DIE-Träger ist irrelevant.

Das EMIB verkürzt aber die Wege, weil eine vertikale Ebene dazu kommt, und damit beeinflusst es die Latenzzeit.

Deswegen nochmal: Die Bandbreite hängt vom verwendete Protokoll ab, also Mesh-Interconnect oder UPI bestimmt die Bandbreite und ist unabhängig von EMIB.

 

[YforU]

Die Bandbreite wird - egal ob nun UPI oder Mesh-IC - wird über die Breite der Datenleitungen sowie dessen Takt bestimmt. Nur bei der Latenz könnte der EMIB einen Vorteil bieten, weil die Signalwege verkürzt…

Breite und Takt sind beides Faktoren welche durch EMIB oder auch klassische Interposer erheblich beeinflusst werden. Zum einen ist die Leistungsaufnahme deutlichst geringer und zum anderen ist die Anzahl an möglichen Datenleitungen/Kontakten pro Fläche sehr viel höher.

Beispiel für Bandbreite und Effizienz: HBM

 

[xexex]

Nein, ich widerspreche mir nicht selbst.

Doch tust du! Zwar könnte man argumentieren über ein PCIe 4.0 Lane gibt es die gleiche Bandbreite wie über vier PCIe 1.0 Lanes, nur lässt sich das in diesem Fall nicht übertragen.

UPI hat 20 Lanes und die sind bereits gut ausgereizt, mit EMIB können es bis zu 1000 "Lanes" sein, die Auswirkungen auf die mögliche Bandbreite sollten dir eigentlich einleuchten.

 

[conspectumortis]

Welcher Hersteller hat nochmal über AMDs "zusammengeklebte" CPUs hergezogen?

Ich habe mich vorhin auch daran erinnert und musste so dolle lachen, dass ich fast vom Stuhl gefallen bin.
Warum macht man sich überhaupt "lustig" darüber, wenn etwas gut bei jemand anders funktioniert ? Was ist das für eine Anti-Werbekampagne von Intel gewesen ?! Diese Nasenbären.