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NewsStacking wie Ryzen X3D: Apple M5 könnte auch gestapelt erscheinen
Apple soll beim kommenden M5-Chip auf TSMCs SoIC-X-Verfahren zum Stapeln von Dies setzen, so wie es beim Ryzen X3D bisher genutzt wird. Die große Frage und Unbekannte in den Gerüchten dabei ist jedoch: Was stapelt Apple dann übereinander?
AMD als Trendsetter?
Hätte Apple nicht so unglaublich viel Kohle würde es sie nicht mehr geben. Apple läuft bis auf dem M3 Chip eigentlich nur noch hinterher... geschrieben von meinem IPhone14
Ich finde das ganze Stacking Thema unglaublich spannend. Damit kann man in Zukunft so viel bessere Chips schaffen.
Ich hoffe auch sehr das der 3D-Vache der Ryzen 9000X3D schon weiter verbessert wurde. Vielleicht diesesmal 128 MB als einzel DIE im günstigen 6nm oder sogar 128 MB als 2 x 64 MB übereinander gestappelt. Theortisch sind auch 8 Stapel aus 64 MB möglich oder 8 Stappel 128 MB in TSMC N4.
Da könnte man so unglaublich viel Leistung herausholen. Bin sehr gespannt. Auch sehr schlüssig das Apple diesen weg geht. Die sind ja oft auch schon fast am Limit mit ihren großen DIEs.
War ja nur eine Frage der Zeit bis andere Hersteller sich vom Erfolg der X3D CPUs eine Scheibe abschneiden wollen. Das ist aus Perspektive TSMC eine sehr überzeugende Tech-Demo.
Thukydides schrieb:
Vielleicht diesesmal 128 MB als einzel DIE im günstigen 6nm oder sogar 128 MB als 2 x 64 MB übereinander gestappelt. Theortisch sind auch 8 Stapel aus 64 MB möglich oder 8 Stappel 128 MB in TSMC N4.
Ich würde da nicht zu viel erwarten. Cache (SRAM) skaliert bei den kleinen Prozessen eher schlecht als recht.
Von Wikipedia:
Compared with the "N5" process, the "N3" process should offer a 10–15% (1.10–1.15×) increase in performance, or a 25–35% (1.25–1.35×) decrease in power consumption, with a 1.7× increase in logic density (a scaling factor of 0.58), a 20% increase (0.8 scaling factor) in SRAM cell density, and a 10% increase in analog circuitry density.
@Thukydides Je höher man stapelt, umso größer wird die Gefahr für thermische Probleme etc. Und dann ist zu bedenken, dass der Nutzen von Caches immer geringer wird je größer sie werden (klassischer Fall von abnehmendem Grenznutzen).
Wenn man aber das in den Griff bekommt, kann man auch einfach mit einem aufgestapelten Chiplet höher takten. Das wäre günstiger und in jeder Anwendung effektiver.
Und ja, dass Apple einen ähnlichen Weg geht ist angesichts der eh schon großen Caches der M-Prozessoren eine naheliegende Vermutung.
Compared with the "N5" process, the "N3" process should offer a 10–15% (1.10–1.15×) increase in performance, or a 25–35% (1.25–1.35×) decrease in power consumption, with a 1.7× increase in logic density (a scaling factor of 0.58), a 20% increase (0.8 scaling factor) in SRAM cell density, and a 10% increase in analog circuitry density.
Eher gemeinsam mit TSMC so stand es jedenfalls bei CB. Die werden aber vertraglich vereinbart haben wer das nutzen kann und ich bin mir sicher: Von TSMC bekommt Intel keinen stacked cache:
"Zen 3 war bereits von Vornherein für diese Möglichkeit vorbereitet, die Entwicklung und Umsetzung mit Partner TSMC nahm mehrere Jahre in Anspruch, erklärte AMD."
Wenn Apple hier Logik auf Logik stapelt, hat das nicht mehr viel mit AMDs Ansatz zu run, außer das auch SoiC genutzt wird.
Da müssten ungleich mehr Verbindungen für Daten und Power her.
Aber vielleicht ist Apple auch an einen großen System Level Cache interessiert. Sie verbauen jetzt schon extrem viel Caches. Der SLC ist schon groß, könnte aber noch viel größer sein. DRAM Zugriffe minimieren spart Strom und sowohl GPU als auch NPU würden erheblich profitieren. 256 MB oben drauf, würde schon ordentlich was bringen.
Ergänzung ()
Dai6oro schrieb:
Natürlich umfasst das nicht allgemeines Stacking, aber so wie es AMD umgesetzt hat werden die wohl eine Hand drauf halten.
Das Chip Design ist natürlich AMDs Sache. Aber die Herstellung ist rein bei TSMC. Natürlich wird bei der Implementierung eng zusammen gearbeitet, aber die IP für die Fertigung wird allein bei TSMC liegen.
Für andere Chips, wird auch ein andere Implementierung sinnvoller sein. Ein SoC ist ein wenig was anderes als eine reine CPU.
Definitiv. Es spart Platz, spart Kosten. Bringt Performance, bringt Effizienz, wie auch immer man es wenden möchte.
Schon mit dem M5 wäre ein gutes Zeichen insgesamt, denn dann stünde diese Technologie-Iteration etwas später ja auch bereits "jedem" zur Verfügung.
Nur geht's hier nicht um Ryzen als ganzes, sondern um ein L3 Cache stacking auf einem reinen CPU Chiplet.
Apple wird, so es denn Cache wird der gestapelt wird, nicht allein für die CPU nutzen.
Wenn Apple hier Logik auf Logik stapelt, hat das nicht mehr viel mit AMDs Ansatz zu run, außer das auch SoiC genutzt wird.
Da müssten ungleich mehr Verbindungen für Daten und Power her.
Aber vielleicht ist Apple auch an einen großen System Level Cache interessiert. Sie verbauen jetzt schon extrem viel Caches. Der SLC ist schon groß, könnte aber noch viel größer sein. DRAM Zugriffe minimieren spart Strom und sowohl GPU als auch NPU würden erheblich profitieren. 256 MB oben drauf, würde schon ordentlich was bringen.
Ergänzung ()
Das Chip Design ist natürlich AMDs Sache. Aber die Herstellung ist rein bei TSMC. Natürlich wird bei der Implementierung eng zusammen gearbeitet, aber die IP für die Fertigung wird allein bei TSMC liegen.
Für andere Chips, wird auch ein andere Implementierung sinnvoller sein. Ein SoC ist ein wenig was anderes als eine reine CPU.
Wenn man CPUs stapelt, dann könnte das ein indikator dafür sein, dass man stärker auf Wattarme cpus zusteuert. Also könnte die Entwicklung Richtung Effizienz getrieben werden.
Das würde dem Wärmeproblem doch entgegen Steuern. Oder was denkt ihr?
