News AMD Radeon RX 7000: Navi 3X und RDNA 3 sind hybrid in 5 und 6 nm geplant

[SVΞN]

Schade wieder kein HBM

HBM, HBM2, HBM2E und HBM3 werden wir auf keiner Comsumer-Grafikkarte mehr zu sehen bekommen.

"Wie ein offizieller Beitrag" vs "nicht offiziell bestätigt".

Der Beitrag war „offiziell“ von einem entsprechenden AMD-Ingenieur, was aber nicht bedeutet, dass AMD das als Konzern „offiziell“ bestätigt hat.

Ganz im Gegenteil: Der gute Mann hat die entsprechenden Einträge, voraussichtlich auf Druck von oben, ja gelöscht.

Die im verlinkten Artikel genannten Specs zu Navi 31 gelten aber weitestgehend als gesichert, soweit man das so weit vor Release schon sagen kann.

 

[Fegr8]

was macht AMD dann mit den bei Glofo gebuchten 12nm?

Tesla, Konsolen, und andere mit längeren Vertragfristen werden ja weiterhin mit den gleichen APUs versorgt!
Und es könnte sein das der Chipsatz von den Motherboards AM5 in Zukunft diese bekommen! Und bei PRO gibt es auch lange Lieferzeitfristen.
Der Vetrag wurde vor 2 Monaten nur noch um einen Jahr verlängert. Davor war es 31.12.2024!
14/12nm Glofo bis 31.12.2025 aber so wie es aussieht nicht weiter! Es sollen etwa 500Millionen Chips produziert werden pro Jahr. Da wurde im Prinzip der Verzug der Zen 4 miteingerechnet.

 

[textract]

Nee, da sitzen zwei Die auf einem PCB unter einem HS.

Ich sehe die technische Limitierung dahingehend ehrlich gesagt noch nicht. Ich bin aber auch kein Hardwareingenieur.

 

[Onkel Föhn]

@ zum Erstenmal ergattere ich den ersten Kommentar ...

Allerdings auf Kosten des Korrekturlesens ...

MfG Föhn.

 

[iceshield]

"...Multi-Chip-Modul-Design mit insgesamt 3 Dies..."
Ich hoffe ich habe Unrecht, bin ich der Einzige, der hier an Microruckler denkt? Oder hat das nichts mit dem alten klassischen "mehrere Chips auf einer GFX" zu tun?
Lg

 

[Knut Grimsrud]

Hm, die Annahme ist nicht per se unrealistisch, es gibt allerdings auch Beispiele, dass CPUs sogar auf den Cache anderer Sockets direkt zugreifen können, bspw. bei IBM Telum, oder POWER.
Wenn AMD die Technik für ihre GPUs adaptieren kann, dürfte der Zugriff auch ohne den Zwischenschritt VRAM funktionieren.

Was ich meinte, ist, dass zuerst in den Infinity Cache geschaut wird. Wer bekommt die Rückmeldung? Ist das "outgesoured" an eine Einheit im MCD oder bekommt der jeweilige ALD, WGP oder GCD Rückmeldung? Dann würde ich aber im ungünstigeren Fall mit einer zusätzlichen Latenz rechnen, und zwar

GCD1 fragt MCD -> MCD fragt Infinity Cache. Antwort: nicht enthalten -> MCD teilt dies GCD1 mit -> GCD1 fragt in seinem VRAM ab: nicht enthalten -> GCD1 bittet MCD GCD2 zu fragen in dessen VRAM zu schauen -> MCD fragt GCD2 -> GCD2 fragt VRAM -> GCD2 teilt MCD Ergebnis mit -> MCD teilt GCD1 Ergebnis mit

Da ich mich in dem Bereich überhaupt nicht auskenne, könnte es natürlich auch sein, dass gar nicht erst der Speicher direkt abgefragt werden muss, sondern dass irgendwo bekannt ist, wo nach dem und dem zu suchen ist. Ergo kein Trial and Error sondern ein direktes Ansteuern. Und da die Wahrscheinlichkeit vermutlich höher ist, dass das notwendige Ergebnis im an den GCD angeschlossenen VRAM liegt, der sich zuletzt auch mit der Information beschäftigte (bzw. diese selbst abgelegt hat), wäre die mittlere Latenz niedriger.

"...Multi-Chip-Modul-Design mit insgesamt 3 Dies..."
Ich hoffe ich habe Unrecht, bin ich der Einzige, der hier an Microruckler denkt? Oder hat das nichts mit dem alten klassischen "mehrere Chips auf einer GFX" zu tun?
Lg

Es dürfte nichts damit zu tun haben. Früher waren die Latenzen einfach viel zu groß, als dass die Recheneinheiten mehrerer Chips "ordentlich" hätten zusammenarbeiten können. Diesem Umstand wird mit modern Packaging-Technologien begegnet, die die Latenz deutlich herabsetzen. Sicherlich ist die Inter-Chip-Kommunikation immernoch mit größeren Latenzen behaftet, aber nicht annähernd so wie früher bei simplen Multi-Chip-Module-Packages.

 

[Max007]

Das könnte ein echter Meilenstein werden, wie der Wechsel von 4 auf 8-Core CPUs.
Ich wollte die 6900XT 5 Jahre behalten, aber wenn sich der Wertverlust in Grenzen hält...
Jedenfalls liest sich das sehr sehr spannend.

 

[Ozmog]

Riesiges Cache chiplet aber die speichercontroller sind auf den compute Dies?

Ich stelle mir das so vor: Die Compute-Chips greifen mit den GDDR-Interface direkt auf den VRAM zu und die Vorausberechnung parkt dann DAten auf den Cache, auf denen die Compute-Dice parallel drauf zugreifen können. Somit nutzt man den VRAM mit maximaler Bandbreite und minimaler Latenz und sorgt für zusätzliche Performance mit den Cachezugriffen. Ein Umweg vom VRAM auf den Cache-Die und von da aus zu den Compute-Dice klingt nach Verzögerung. Es wird ja, so wie ich es verstanden habe mit dem Infinity-Cache, nicht ein Datensatz einfach in den Cache geladen und dann weiterverarbeitet, sondern es werden Daten zwischengespeichert, die für weitere Berechnungen verwendet werden und somit nicht in den VRAM zurückgeschrieben werden müssen und so auch wieder Bandbreite beim Lesen verbrauchen.

Mal eine Verständnisfrage: wie kann man sich die Hybridlösung um die Fertigung vorstellen? Gibt es dann die selbe Grafikkarte zum Beispiel Navi 31 in 5nm und in 6nm?

Compute-Dice in 5nm und Cache-Die in 6nm würde ich dann vermuten. Der Cache wird wohl nicht großartig effizienter in 5nm dafür dann in 6nm günstiger in der Herstellung. Compute ist dann ja da, wo die Berechnungen stattfinden, und damit die Effizienz durchaus viel bewirken kann. Eben wie bei den Desktop-Ryzen, Chiplets in 7nm und I/O-Die in 12nm.

 

[Onkel Föhn]

Wird ein mächtiges Teil. Ich freu mich auf den Herbst Shoudown mit der guten alten Ada Lovelace

Aka Amanda Seyfried

MfG Föhn.

 

[Pixelhomie]

Meine Glaskugel sagt mir verfügbar dann ab Mitte 2023 mit Preisen ab 2.000€

 

[Hovac]

Schade wieder kein HBM

mfg

Aber 512 MB Infinity Cache. Nach dem was die "kleinen" 128 MB der aktuellen Generation leisten ist HBM schlicht überflüssig.

 

[Knut Grimsrud]

Ich stelle mir das so vor: Die Compute-Chips greifen mit den GDDR-Interface direkt auf den VRAM zu und die Vorausberechnung parkt dann DAten auf den Cache, auf denen die Compute-Dice parallel drauf zugreifen können. Somit nutzt man den VRAM mit maximaler Bandbreite und minimaler Latenz und sorgt für zusätzliche Performance mit den Cachezugriffen. Ein Umweg vom VRAM auf den Cache-Die und von da aus zu den Compute-Dice klingt nach Verzögerung. Es wird ja, so wie ich es verstanden habe mit dem Infinity-Cache, nicht ein Datensatz einfach in den Cache geladen und dann weiterverarbeitet, sondern es werden Daten zwischengespeichert, die für weitere Berechnungen verwendet werden und somit nicht in den VRAM zurückgeschrieben werden müssen und so auch wieder Bandbreite beim Lesen verbrauchen.

Wenn du davon ausgehst, dass sowieso immer noch einiges mehr als das Abgefragte mit aus dem VRAM gelesen wird, dann scheint mir deine Methode zumindest energietechnisch recht ineffizient, da ja dann die eigentlich gerade nicht benötigten Daten nicht nur vom VRAM direkt in den (Infinity) Cache gehen, sondern einen zusätzlichen Schritt über den jeweiligen GCD benötigen würden.

Allerdings kann ich mir schon vorstellen, dass es bei den im Vergleich zu CPUs kleinen Caches der jeweiligen Berechnungseinheiten (vermutlich max. 2 MiB ggü. 32 MiB L3-Cache in einer Zen3-CPU) umso wichtiger ist, dass die Anbindung an die nächste Speicherstufe umso schneller ist, d.h. die Latenz möglichst klein.

@SV3N bzw. @CB-Grafikkartenredaktion: Ist irgendwo gespeichert, in welchem Cache oder RAM-Register die und die Information abgelegt ist, sodass es kein Trial-and-Error braucht?

 

[danyundsahne]

Aka Amanda Seyfried

MfG Föhn.

Haha, sehr gut. Lovelace kannte ich so noch gar nicht!

Aber die erinnert mich jetzt doch eher an AMDs Ruby!

Dann sollte sich auch AMD schleunigst wieder richtige Namen für ihre GPUs einfallen lassen

 

[andi_sco]

Bis zu 512 MB Infinity Cache? Puhh

 

[Ozmog]

da ja dann die eigentlich gerade nicht benötigten Daten nicht nur vom VRAM direkt in den (Infinity) Cache gehen, sondern einen zusätzlichen Schritt über den jeweiligen GCD benötigen würden.

ne, nicht, wenn die daten eben nicht vom vram in den cache geschoben werden, sondern eben zwischenergebnisse, die ansonsten zurück in den VRAM geschrieben werden müssten um danach wieder gelesen zu werden. also gcd bezieht die daten direkt vom VRAM und parallel dazu können die dann auf den Infinitycache zugreifen und dorthin daten auslagern. könnte eventuell sogar besser sein, als daten vom vram in den cache zu ziehen und dann erst zu berechnen und den cache verwalten, was dort wieder raus muss, um anderes wieder reinzuschreiben.

 

[ich_nicht]

Doppelt so schnell wie ne 6900XT, und die ist gekauft.
6900XT in 4k Tarkov spukt nur 60-100fps raus. Das ist einfach zu wenig

Mit 5120 gegen 15.360 ALUS darf man das doch erwarten, oder?

Na ja,
von der Hardware darf man das vielleicht erwarten, aber nicht von der Software 😂.

 

[McFly76]

Wenn die aktuell brauchbare GPU Generation ( "1080p" was sonst ) von NVidia und AMD bei 500 € beginnt dann wird die nächste GEN ab 1000 € zu haben sein und genau so verfügbar ( TDP ab 375 W )

 

[drago-museweni]

Interessant auf jeden Fall, ich hoffe nur das man die Karten auch bei Relase kaufen können wird, ohne immense Aufschläge seitens der Händler, und mehr Karten als beim 6000 Relase.

 

[Skysurfa]

Tja…. Die Hoffnung stirbt zuletzt. 😂

Die neue Generation wird leistungstechnisch auf jeden Fall einen großen Schritt nach Vorne machen.

 

[r3ptil3]

crossfire is back! waere cool wenn gleich 2 karten funktionieren wuerden, 7800 xt 32gb

Nein, sollte absolut nichts damit zu tun haben.

Hier wird vieles direkt schon über die Hardware geregelt, so dass die Unterstützung, im Gegensatz zu Crossfire/SLI, schon viel früher auf der Hardwareebene eintritt

Das andere wäre ansonsten eine reine Katastrophe.