Fim8ulv3tr schrieb:
Ich persönlich hoffe ja auf einen TR mit 2x 8 Kernen (sollten dann noch hoch genug takten können und gut genug kühlbar sein ohne aufwendige Wasserkühlung)
Warum nur 2x8 Kerne?
Mehr Kerne(und damit Chiplets) die nicht von deiner Software genutzt werden, werden die Kühlung eher verbessern als verschlechtern....mehr Silizium, das Kontakt zum Heatspreader hat und gekühlt werden kann.
Der Idle Verbrauch der Kerne sollte irrelevant sein....das kühle Kerne bereit stehen um Last darauf zu schieben sollte für den Boost gut sein.
Und so wie Zen2 arbeitet, ist es wohl fast egal ob diese Kerne auf einem anderen CCD liegen oder auf dem gleichen CCD aber im anderen CCX.....die Kommunikation geht wohl jetzt beide Male über den i/O chip.....dauert also genauso lang(laut buildzoid).
....die beste Intercore-Kommunikation(bei guter Kühlbarkeit) würde man vermutlich erzielen, wenn man mehrere Chiplets hat, bei denen immer nur ein CCX aktiv ist.....diese asynchrone Verwendung hat AMD jedoch bis jetzt noch nie genutzt...und wird es wohl auch in Zukunft nicht tun.
Für 16 Kerne z.B.(4+0)+(4+0)+(4+0)+(4+0)
Für den Boost und maximalen L3 Cache wäre es besser mehrere Chiplets, mit weniger aktiven Kernen pro CCX, zu haben.
z.B. (2+2)+(2+2)+(2+2)+(2+2)
Fim8ulv3tr schrieb:
mit 8ch Speicherinterface mit RAM OC-Möglichkeit.
Laut dem Leak wird es die 8ch nicht mit OC Möglichkeit geben....verständlich wenn AMD diesen Bereich als Workstation lizensieren und verkaufen möchte.
Fim8ulv3tr schrieb:
Wobei ich befürchte, dass dann die Verbindung zwischen den Zeppelin-Dies und dem IO-Die den Flaschenhals darstellen würde, weil beide zusammen weder lesend noch schreibend auf den Durchsatz kommen, den 8ch bietet.
Das denke ich auch....im Moment sieht man, das ein Chiplet bei Ryzen 3000 im upload zum i/O Chip und 1600MHz(3200er Ram) bei 25,6GB/s limitiert.
Also genau abgestimmt auf die maximale Bandbreite, die 1ch bietet......da am i/O Chip hoffentlich dual Channel benutzt wird, kann diese maximale Bandbreite voll genutzt werden.....wie viel read und copy Bandbreiten ergeben, ist weiterhin abhängig davon wie gut die Timings bei 3200MHz sind und wie nah an die theoretische Grenze von 52,2GB/s herangereicht werden kann......bei sehr guten Timings ca. 50,5GB/s.
Wenn also jedes Chiplet nur 1ch im write und fast 2ch im read nutzen kann, erscheinen 8ch bei zwei Chiplets sinnlos.
Man würde lediglich die hoffentlich 50,5GB/s read(pro Chiplet) auf 52,2GB/s anheben....kein weltbewegender Unterschied aus meiner Sicht.
Für 4 Chiplets würde es mehr Sinn ergeben....dann könnten zumindest alle Chiplets gleichzeitig zu 95% so schnell lesen, wie es die Verbindung zum i/O Die zulässt.....keines würde durch die Auslastung der Rambandbeite daran gehindert Daten schnellstmöglich zu erhalten.
...aber auch da muss man sich fragen ob das oft einen Rolle spielt....Welche Anwendung verarbeitet so viele Daten aus dem Ram, dass sie alle Chiplets
gleichzeitig 50GB/s ziehen lässt?
Ich denke 4ch sollte für Alles was man mit einer "Mainstream" TR Platform macht ausreichen....irgendwo ist halt immer der Sweetspot....meiner Einschätzung nach ist 2ch bereits eine Limitierung in einigen Spielen.....Aber da jedes Chiplet allein nur so viel nutzen kann, ist 4ch sicherlich ein upgrade....8ch aber keines über 4ch.