News AMD Threadripper 3000: Erste CPU mit 16 Kernen in Benchmark aufgetaucht

[D@rk]

PCIe 4.0 wäre für mich nichtmal so Wichtig.
Ich hoffe das die IF deutlich verbessert wurde und dadurch evtl auch Gaming Performance verbessert wurde.
Premiere Pro und Handbreak haben beim 3900X schon sehr stark zugelegt.
Ich freu mich auf den neuen 16/24 Kern TR.

 

[eRacoon]

Ich sehe also kein echten Grund warum ich auf TR 2 oder TR 3 upgraden sollte.

Kein "echter Grund" aber man kann es natürlich haben.
Hab auch einen 1950x und mir juckt es ja irgendwie schon ein wenig in den Fingern was die Single Thread Performance angeht... mehr Threads brauch ich nicht, daher wäre der "Low End" TR genau richtig, mal schauen was die für Preise aufrufen und ob mein MB ein Update bekommt.

Und gegen weniger Stromaufnahme im idle hätte ich auch nichts, da schlägt der TR1 schon ganz gut zu.

 

[Wadenbeisser]

Versteh ich auch nicht wirklich. Das Design von Zen2 ist unabhängig von der Anzahl der Chiplets. Lediglich der IOD muß ein anderer sein und die Anzahl der Mem-Channels variiert. Also 8 Mem-Channels = max 8 Chiplets. Ich schätze aber mal, daß sie selbst das im Design ändern könnten. IMHO wird TR 4 Chiplets und 4 Dummies haben, aber den IOD vom Epyc benutzen.

Ich sehe ehrlich gesagt keinen ernsthaften technischen Grund dafür bei 4 Speicherkanälen das Design auf 4 Chiplets zu begrenzen. Der 64 kernigen Epic wird mit Sicherheit auch nicht um Kerne erleichtert wenn nicht alle Speicher Steckplätze belegt sind, oder?

Statt 4 vollständiger Chiplets könnte man für 32 Kerne auch ganz einfach auf 8 teildeaktivierte Chiplets zurückgreifen und somit eine bessere Resteverwertung betreiben denn 4 Dummys würden mit Sicherheit auch nicht extra produziert werden. Da kommt eher der ohnehin anfallende Ausschuss der Produktion zum Einsatz, welcher vermutlich auch schon bei den ersten Threadripper Generationen als "Abstandshalter" verwendet wurde.

 

[wern001]

hää wie minimal über tr 2950.
mein TR geht mit aktvierten Ryzen Master auf 4,125 MHz und zwar allcore gleichzeitig über mehrere Stunden.
z.B mit handbrake oder Apfelmännchen berechnung. macht ca 8000 chinebench20 Punkte

 

[yummycandy]

Ich sehe ehrlich gesagt keinen ernsthaften technischen Grund dafür bei 4 Speicherkanälen das Design auf 4 Chiplets zu begrenzen. Der 64 kernigen Epic wird mit Sicherheit auch nicht um Kerne erleichtert wenn nicht alle Speicher Steckplätze belegt sind, oder?

Statt 4 vollständiger Chiplets könnte man für 32 Kerne auch ganz einfach auf 8 teildeaktivierte Chiplets zurückgreifen und somit eine bessere Resteverwertung betreiben

Klar, ist alles möglich. Dann wäre allerdings das Routing im IOD komplizierter als bisher. Denn AFAIK werden die Kanäle jetzt einfach auf die Chiplets aufgeteilt. Aber es ist immer noch nicht genau beschrieben, was im IOD drin ist und wie das funktioniert.

 

[Shoryuken94]

Ja, aber doch innerhalb des Chiplet-Designs, womit man da bei 16 Kernen angekommen ist. Aber wenn es darüber geht, wird doch wieder geklebt. Oder haben die mittlerweile Dies mit mehr als 4 respektive 8 Kernen? Oder gibt es Chiplet-Designs mit mehr als zwei Dies?

Mit dem Chiplet / IO Design ist es egal, wie viele Chiplets zum einsatz kommen. Daher setzt man ja auf den neuen Ansatz.

Der IO Die stellt die Plattformverbindung her, die Speichercontroller, Anbindung etc. Die Chiplets beinhalten nur die Rechenkerne.. Der IO Chip von Ryzen 3000 stellt halt 2 Speicherkanäle und 24 PCIe Lanes bereit, der große Epyc IO Chip 8 Kanäle, 162 Lanes etc. Mit einem entsprechenden IO Die kann man problemlos mehr als 2 Chiplets verwenden.

Was das mit "kleben" zu tun haben soll... keine Ahnung. Das ist eher Intels Vorgehen, die einfach zwei CPUs auf ein Package packen. Das Problem bei den ersten Threadrippern ist die Kommunikation zwischen den einzelnen Dies. Sprich wenn eine Anwendung nicht nur auf einem Die, sondern auf mehreren arbeitet, da das massiv Latenzen mit sich bringt. Zudem hatten die 4 Die Threadripper das Problem, dass nur zwei Dies an den Speicher angebunden waren. Die Probleme hat man mit dem IO Chip gelöst. Funktioniert wirklich super, wie der 3900x ja unter Beweis stellt.

IMHO wird TR 4 Chiplets und 4 Dummies haben, aber den IOD vom Epyc benutzen.

Denke nicht, dass man Dummies verbaut. Das ist ja der Vorteil der verteilten Chiplets. IO Die in der Mitte und 4 Chiplets außen herum wird prächtig funktionieren. 7nm Dummies wärn viel zu teuer und etra produzierte Dummie Chips in 12nm wären auch zu teuer. Man wird wohl problemlos 4 Chiplets weglassen können, man muss sie nur symmetrisch verteilen.

Wenn es kein neuen Chipsatz gibt, glaube ich das eher weniger.

Ist das denn sicher? Warum sollten denn keine x599 Boards kommen? Der Aufwand PCIe 4 auf der Plattform umzusetzen sollte recht gering sein.

Da bin ich dann auf die Kühlungsanforderungen gespannt. Aber klingt interessant.

War bei Threadripper in den Stock Settings nie das riesen Problem. Durch die größere Fläche ließ sich die Wärme schon immer recht ordentlich abführen. TR4 düfte in den Stock Settings deutlich weniger Watt pro Fläche abgeben, als ein AM4 prozessor. Intel zeigt das Problem gut Unter Volllast liegt ein 9900k mit offenem Power Limit in den gleichen Regionen wie ein Threadripper, ist aber schwerer zu kühlen, da mehr Energie auf kleinerem Raum.

Klar, die Gesamtwattzahl ist relativ hoch, aber bei einer TR4 Plattform kommt auch keiner mit einem Minikühler an. Auch die 32 Kerner konnte man ohne Übertaktung prima mit vernünftigen Lufkühlern kühlen.

Die Bereitschaft in eine vernünftige Kühlung zu investieren ist bei Leuten relativ hoch, die 1000-2000€ für einen Prozessor ausgeben.

 

[[wege]mini]

@Volker

sry, falls die frage dämlich ist oder schon beantwortet wurde....

"Die Tendenz liegt eher bei der Nutzung eines einzigen Chips, schließlich verwendet AMD den I/O-Die der Ryzen auch gleichzeitig als X570-Chipsatz und deaktiviert dort nur das Speicherinterface. "

bedeutet das, dass der zusatzchip auf dem package quasi der mainboard chip, noch einmal ist?

irgend wie war mir das immer durchgerutscht.

mfg

 

[Wadenbeisser]

@yummycandy

Was sollte daran komplizierter sein?
Es wäre eher ein gewaltiger Design Fehler wenn das nicht so wäre denn das würde für Epic genau das bedeuten was ich oben bereits schrieb. Sind nicht alle Speicherkanäle belegt würden Chiplets deaktiviert werden. Da ich davon ausgehe das beim Threadripper der gleiche IO Chip zum Einsatz kommt der lediglich auf das erforderliche Maß gestutzt wurde (dolle Möglichkeit für dessen Resteverwertung) würde es genau auf dieses Szenario hinaus laufen. Der in meinen Augen größte Vorteil des Chiplet Designs ist ja gerade dessen Flexibilität. Wie der Aufbau letztendlich wirklich aussehen wird kann man ja auch anhand des Cache Aufbaus ableiten. Besitzt der 32 Kerner 256MB L3 Cache blebt praktisch keine andere Möglichkeit dies zu realisieren. (32MB L3 pro Chiplet)

 

[smalM]

Da kannst 4 äußere Chiplets wegnehmen und bei jedem Chiplet 4 Kerne deaktivieren, macht 4x4 =16 Kerne für den kleinsten TR und genau das wird passieren.

Nur wenn AMD einen Haufen CCDs mit jeweils einem komplett kaputten CCX drauf herumliegen hat.
Mmn. werden es zwei CCDs werden + zwei Dummies zur Stabilisierung – falls ein TR-16 überhaupt kommt.

Also 8 Mem-Channels = max 8 Chiplets.

Die Anzahl der CCDs an einem IOD ist abhängig von der Anzahl der IF-Anbindungen, nicht vom SI. Sollte AMD den Rome-IOD für Threadripper nutzen, ist das Si zwar durch den Sockel auf 4 Channel beschränkt, es könnten aber trotzdem 8 CCDs angebunden werden. Ob es sinnig wäre, so viele Cores an einem SI mit 4 Channeln zu betreiben, käme dann stark auf den Workload an.

Wie der Aufbau letztendlich wirklich aussehen wird kann man ja auch anhand des Cache Aufbaus ableiten. Besitzt der 32 Kerner 256MB L3 Cache blebt praktisch keine andere Möglichkeit dies zu realisieren. (32MB L3 pro Chiplet)

Ein CCD besitzt aber nicht 1x 32MB L3 sondern 2x 16MB. Die Cores des einen CCX können nicht (direkt) auf die Daten im L3 des anderen CCX zugreifen. Es müßten also alle CCX aktiv und in jedem je 2 Cores abgeschaltet sein.
Nicht unmöglich aber höchst unwahrscheinlich.

 

[Hayda Ministral]

Wird für die meisten Privatanwender brutal langweilig werden.

Denn bei 16-Kernen [...]

Bist Du etwa der Meinung, dass für "die meisten Privatanwender" der 16-Kerner auf absehbare Zeit mehr wäre als eine Randnotiz? Ich halte es für wahrscheinlich, dass diese Gruppe selbst den Übergang von 4/8 auf 8/16 Kerne/Threads bei Neuanschaffungen/Ersatz erst dann in großem Maßstab vollzieht wenn der Preisaufschlag auf nahe Null geschrumpft ist. AMDs inzwischen leistungsstarke APUs mit bisher 4K/8T dürften das eher noch verzögern.

Enthusiasten werden sicher früher in größerem Maßstab wechseln, aber das sind nunmal nicht "die meisten" Privatanwender.

 

[dynastes]

Die Preise der neuen AM4-Parts lassen dieses Mal eine wahrhaft enthusiastische Preisgestaltung für Threadripper erwarten. Gleichzeitig dürfte TR4 für die meisten Nutzer aber noch weit weniger relevant sein als zuvor, denn immerhin ist AM4 mit Ryzen 3000 bereits an den älteren Threadrippern vorbeigezogen - von den WX-Modellen einmal abgesehen.

Ich bin gespannt und werde mit Interesse beobachten, was passiert. Vielleicht weisen etwaige X599-Boards ja bessere Kühllösungen auf als X570-Varianten?

 

[hroessler]

Jetzt bleibt abzuwarten wann AMD den Vogel abschießt und die erste 128 Bit auf x86 basis bringt.

Überhaupt nicht, da 64-Bit gerade nicht limitiert und wohl in absehbarer Zeit auch nicht tun wird.

greetz
hroessler

 

[bensen]

Wird für die meisten Privatanwender brutal langweilig werden.

Denn bei 16-Kernen nimmt man dann besser das Consumer-Modell (3950X) und muss sich nicht mit den Nachteilen des Zusammenklebens rumschlagen.

Wo soll jetzt der Unterschied zwischen AM4 und TR4 sein? Ist beides "geklebt".

 

[Dai6oro]

Nur wenn AMD einen Haufen CCDs mit jeweils einem komplett kaputten CCX drauf herumliegen hat.
Mmn. werden es zwei CCDs werden + zwei Dummies zur Stabilisierung – falls ein TR-16 überhaupt kommt.

Ist die Frage ob es das Speicherinterface beeinflusst. Für die paar TR 16 Kerner wird schon genug Abfall über sein.

 

[yummycandy]

bedeutet das, dass der zusatzchip auf dem package quasi der mainboard chip, noch einmal ist?

irgend wie war mir das immer durchgerutscht.

Ja, genau das. Der IOD ist in 12nm hergestellt, anstatt in 14nm. Ansonsten ist es der gleiche Chip wie der X570. Bei beiden sind nur unterschiedliche Funktionen aktiviert.

@yummycandy

Was sollte daran komplizierter sein?
Es wäre eher ein gewaltiger Design Fehler wenn das nicht so wäre denn das würde für Epic genau das bedeuten was ich oben bereits schrieb.

Japp, du hast Recht. Es gibt einfach pro CCX einen IF Link, aber die Anzahl der Mem-Channels ist davon unabhängig. Mein Beispiel war die optimale Verteilung der Bandbreite. Bei mehr Cores, müssten sich die Channels aufteilen, was wohl auch stattfindet. Mehr Speicherkanäle als bisher, würde die Plattform noch weiter verteuern.

 

[dynastes]

Ist die Frage ob es das Speicherinterface beeinflusst. Für die paar TR 16 Kerner wird schon genug Abfall über sein.

Bei Modellen, die mehr als zwei Dies verwenden, bleibt wohl zu erwarten, dass ein Quadchannel-Speicherinterface, bei dem es ja zwangsläufig bleiben muss, die CPU wieder den gleichen Nachteilen unterwirft wie sie bei 2970WX und 2990WX bestanden. Ich hoffe daher, dass zumindest ein 16-Kern-Threadripper nur auf zwei "echte" Dies und zwei Dummies setzt.

 

[Wadenbeisser]

Ein CCD besitzt aber nicht 1x 32MB L3 sondern 2x 16MB. Die Cores des einen CCX können nicht (direkt) auf die Daten im L3 des anderen CCX zugreifen. Es müßten also alle CCX aktiv und in jedem je 2 Cores abgeschaltet sein.
Nicht unmöglich aber höchst unwahrscheinlich.

Schön das du mich bestätigt hast das der Chiplet 32 MB L3 Cache besitz denn für diese Aussage ist die interne Organisation ziemlich egal.

 

[Shoryuken94]

Die Preise der neuen AM4-Parts lassen dieses Mal eine wahrhaft enthusiastische Preisgestaltung für Threadripper erwarten.

Denke ich auch, der 3900x und 3950x gehen ja auch für gutes Geld über die Ladentheke. Billig wird das nicht. Die ersten x599 Platinen werden bestimmt auch kein Schnapper.

AMD ist halt nicht dumm. So langsam haben Sie einen Fuß in der Tür. Natürlich ziehen damit auch die Preise entsprechend an. Aber da Intel preislich total abgehoben ist, wirken die AMD Preise fast schon er günstig, auch wenn Sie es nicht sind.

 

[Wadenbeisser]

Japp, du hast Recht. Es gibt einfach pro CCX einen IF Link, aber die Anzahl der Mem-Channels ist davon unabhängig. Mein Beispiel war die optimale Verteilung der Bandbreite. Bei mehr Cores, müssten sich die Channels aufteilen, was wohl auch stattfindet. Mehr Speicherkanäle als bisher, würde die Plattform noch weiter verteuern.

Das es dabei nicht gerade um die optimale Verteilung geht sah man ja bereits beim Threadripper 2970WX und beim Threadripper 2990WX. Dafür gibt es ja die Epics.
Ich bin mir aber ohnehin nicht sicher ob die Anbindung jedes Chiplets genug Bandbreite die volle Speicherbandbreite aller 8 Speichercontroller besitzt.

 

[thepusher90]

Ich bin nach wie vor zufrieden mit meinem 1950X (3,8 GHz all Core bei 1,2 Volt) und seit meinem 4K Bildschirm bin ich in der Regel auch eher im GPU Limit als im CPU Limit, abgesehen von CPU intensiven Workloads.

Ich sehe also kein echten Grund warum ich auf TR 2 oder TR 3 upgraden sollte.

Edit:

Einziger Grund währe wohl bessere Energiebilanz bzw. Abwärme wobei ich das auch 2 mal Gegenrechnen müsste...

Ist jetzt nicht persönlich gemeint, aber warum sieht man hier immer wieder und öfter Posts a la: "demnach was ich hier sehe, gibt es keinen Grund upzugraden.", am besten noch mit dem Nachsatz: "Also habe ich alles richtig gemacht."

Wir haben einen Kollegen aus einem der neuen Bundesländer, der sagt diesen Satz auch immer wieder. Woher kommt dieses Bedürfnis immer zu beweisen, dass man bloß nichts falsch gemacht hat? Das beziehe ich jetzt übrigens nicht mehr auf dich Cool Master...ich habe das jetzt nur zum Anlass genommen, da mir das darüber wieder eingefallen ist.

Ich meine wir entwickeln uns doch alle über Fehler weiter. Geht es darum das Gesicht in der Öffentlichkeit zu wahren?