Jo, verschwindend gering triffts gut, man spart halt eine Adressierung und entsprechende commands, und "füllt" evt. "Leertakte" zwischen 2 8er-Bursts. Wobei diese Leertakte nicht unbedingt zw. 2 8er-Burst entstehen müssen, kommt halt auf den "Ort" der Daten an.
Allerdings wird wie bei jedem burst-read nur eine Adressierung durchgeführt. Die 15 weiteren zu übertragenden Datenpakete stehen danach ebenfalls fest, ob sie gebraucht werden oder nicht.
Ich war etwas verwirrt, als ich diesen Satz in der entsprechenden News gelesen hab.
"Burst memory reads are not supported by the RV770; however, the 710, 730, 740, and 790 do support it. Chips after R770 support burst reads in memory-read-instructions. This allows up to 16 consecutive locations to be read into up to 16 consecutive GPRs".
Hier steht eig. deutlich, dass Burst-Reads nicht vom RV770 unterstützt werden.
Was eine Falschaussage sein muss, wenn logisch betrachtet.
Denn nehmen wir den RV770 in Verbindung mit GDDR5, so bleibt festzuhalten, dass GDDR5 mit 8xPrefetch arbeitet. Das heißt eine Adressierung mit Lesebefehl hat immer zur Folge, dass 8 Datenpakete ausgelesen werden. Würde nun der MC des RV770 keine 8er-Bursts sowohl beim Lesen als auch beim Schreiben unterstützen, sondern nur "1er-Burst", würde man hier auf 3/4 des IO-Taktes und dem DDR-Verfahren verzichten, da nun die 7 weiteren datenpakete einfach fallengelassen würden, die der Speicherchip eh in der Zeit von 4 I/O-Takten (WCK) auslesen muss. Erst danach kann ein Lese- oder Schreibvorgang auf eine neue Adresse deselben Speicherchips gestartet werden.
Das kann nicht der Fall sein und ist es auch nicht.
Es macht selten Sinn, den Burst kleiner anzusetzen, als die Prefetchfähigkeit des Rams.
(Einzig mir bekannte Ausnahme im SDRAM-Sektor: Bei DDR3 gibt es die Möglichkeit trotz 8x
prefetch mit 4er-Bursts zu arbeiten. Diese Methode wird aber nicht wie üblich mit Burstlenght=4 beschrieben, sondern bezeichnender Weise mit BurstCHOP=4, was es gut trifft. Chop=Abhacken)
Gruß
Raubwanze
