Danke
@xexex , genau den Teil aus dem Dokument wollte ich auch posten. Hier wird es ja gerne so dargestellt, als hätten irgendwelche Stümper (angeblich sogar von Intel bezahlt) komplett unfundiert irgendetwas entschieden. So ist es aber eben nicht.
Ob es nach aktuellem Verständnis 8 Kerne sind, oder nicht, ist eben nicht ganz einfach zu beantworten. Beide Seiten haben valide Punkte und AMD war sich eben nicht sicher, dass sie ein Verfahren gewinnen würden.
Man darf auch nicht vergessen, dass es zu der Zeit von Intel nicht mehr als 6 Kerne im (gehobenen) Mainstream gab und somit die 8 Kerne suggeriert haben, AMD hätte technisch die Nase vorn. AMD hätte ja z.B. auch "4 Module / 8-Integer-Core" auf die Packung schreiben können. Sie haben allerdings den ersten nativen 8-Kerner beworben und dann sollte man auch 8 vollständige Kerne präsentieren.
revan. schrieb:
Ja leider genau das ist das Problem was ich auch schon angesprochen habe, ich werde es leider nie verstehen.
Die Intel waren ja immer deutlich teurer und bei AMD hat man von den billigen die noch billigeren gekauft und wundert sich dann...
Naja... so unlogisch ist das gar nicht. Wenn das Budget üppig war, konnte man direkt einen "großen" Intel kaufen. Wenn das Budget allerdings knapp ist, dann versucht man möglichst viel zu sparen, also nimmt man das billigste was geht. Die Leute, die das Geld für einen der teuren AMDs ausgeben konnten, konnten eben für einen eher geringen Aufpreis auch gleich einen Intel nehmen.
Oberst08 schrieb:
Bulldozer hat pro Modul 4 Decoder, das sind also pro Int-Alu 2... Was entspricht dann da nicht einem Kern?
Das interpretierst Du allerdings falsch. Es ist ein 4-fach Decoder. Das sieht man auch daran, dass die vier Pfeile (beim Wikipedia-Blockdiagramm) wieder in den einzelnen Dispatcher zusammenlaufen.
Auch beim Anandtech-Diagramm sieht man, dass es sich nur um einen Decode-Block pro Modul handelt.
Für die Leute, die sich näher mit der Architektur und der Argumentation der Kläger beschäftigen wollen, kann ich den Link von
The Register empfehlen:
Within each module, alongside the two x86 cores, is a single branch prediction engine, a single instruction fetch and decode stage, a single floating-point math unit, a single cache controller, a single 64K L1 instruction cache, a single microcode ROM, and a single 2MB L2 cache.
Es sind also einige Dinge pro Modul nur 1-fach vorhanden. Was davon eigentlich alles zu einem CPU-Kern gehört ist eben nicht fix definiert.