Rock Lee schrieb:
Sorry, du liegst hier falsch. Ich empfehle Dir dich mehr mit den einzelnen Fertigungstechniken vertraut zu machen.
ich glaube ich bin da schon ganz gut informiert; man muss mir hier sicherlich kein frontunterricht geben und mir schon garnicht euv erklären...
interessant wäre jedoch belastbare info zu tsmc's tatsächlichen yield rates - bis auf sehr wage annahmen findet man hier wenig konkretes.
grundsätzlich ist deine vorgehensweise über yieldraten auf die kosten pro chip zu rechnen absolut korrekt.
und dennoch liegst du daneben.
das sage ich nicht weil ich bösartige flamewars starten will, sondern weil der calculator das falsche yield model nutzt (murphy) und die angenommene process-complexity die du erwähnst, sich nicht über defect density abbilden lässt. das kann das murphy model schlicht nicht, weil in der zeit in der er das model entwarf (ende 60er, vorgestellt anfang 70er !!) die mehrfachbelichtung über projektionsverfahren noch zukunftsmusik war. g-line kam erst 1978 und duv erst ende 80er!!
ursprünglich stand hier eine relativ ausführliche antwort, aber irgendwann merkte ich dass dies ein wall of text wurde der so sachen wie defect density, yield-modellig (moore/murphy, seeds, expo, bose-einstein), process-complexity behandelte. bzw wann welches modelling wie hergeleitet wurde und wie die genauigkeiten in abhängigkeit der chipgröße sind.
kurz zusammengefasst: deine angenommenen defect density werte sind viel zu hoch angesetzt aber das murphy yield model viel zu gutmütig für heutige verfahren. selbst tsmc verwendet das bose-einstein yield modelling und da wird ersichtlich das defective density von ~0,5 1/cm² bei einem 450mm² chip weit entfernt von einer tauglichkeit für die risk production wäre.
taugliche werte für defect density bei bose-einstein sind so zw. 0,01 und 0,2 1/cm² - je nach process-complexity welche in der entsprechenden formel als potenz auftaucht.
leider rückt tsmc diese complexity-faktoren nicht ohne weiteres heraus, ansonsten könnte man recht gut über die anzahl der belichtungsschritte und die diesize rückschlüsse die yield rates konkreter produkte berechnen.
jedenfalls sähe die kostenrechnung pro chip bei entsprechender defect density und sog. clustering wesentlich besser aus.
tsmc selber hat lediglich eine demo-fertigung näher beschrieben: ein 256mbit sram chip wurde von 16nm auf first-shot-7nm geshrinkt. die größenreduktion faktor gab tsmc mit 0,34x an und die yield rate mit 76%. der chip selbst hat relativ kleine 42mm². das war ende 2016 und vorgestellt wurde es anfang 2017.
wäre interessant ob es inzwischen weitere konkrete angaben und beispiele zu tsmc 7nm und geplantem 7nm+ mit teil-euvl gibt.
ich bin da wirklich mehr an der technik interessiert als an einem streitgespräch hier.
Rock Lee schrieb:
Das ist kein "Sprung"! 16/12nm sind mehr oder weniger der gleiche Prozess.
ich schrieb was vom "vergleichsweise kleinem sprung" und nicht von einem wechsel des fertingungsprozess...
ps: und ja, euvl ist ein potentieller game changer, gerade weil es im niedrigeren process-complexity mündet, welche in den (geeigeneten) yield modellen meistens als potenz einbezogen wird...