News Hot Chips: Riesige Chips von IBM & Intel und ein Monster von Cerebras

[Volker]

Groß und noch größer heißt es zur Konferenz Hot Chips. IBMs Power 9 AIO sowie Spring Crest von Intel finden dabei aber ihren Meister in einem für Künstliche Intelligenz entwickelten Produkt, das den größten bisher gefertigten Chip hervorbringt, der die Größe eines iPads aufweisen soll.

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[PERKELE]

Was fuer ein Monster! 😲

 

[ghecko]

Ohne Teildeaktivierung wird es wohl ewig dauern, bis man einen vollständig intaktem Chip bei der Größe erhält.

 

[iNFECTED_pHILZ]

Beeindruckend.

Die technischen Werte lesen sich ja erst mal ganz gut, was dabei aber auf der Straße ankommt muss sich zeigen. Kann mir aber vorstellen, dass die hohe Integration vom Speicher und den architektischen Konzept sowas alles bisherige in Grund und Boden stampft (absolute Leistung sowie relativ zum Verbrauch)

Auf jedenfall spannend zu sehen dass bei sowas richtig Gas gegeben wird. In 10 Jahren gibt's dann vergleichbare KI Leistung im Smartphone.

 

[nagus]

37 epyc 2 "rome" mit 64 kerne kommen auch ca. auf 1200 mrd transistoren. wäre interessant wer schneller ist (und billiger LOL)

 

[konkretor]

@Volker gibt es noch mehr News von der hotchip?

Sehr spannend

 

[Wattwanderer]

Größter Chip?

Stammt der nicht von Robotron?

Da kommt Nostalgie hoch als Japan Speerspitze der technischen Entwicklung darstellte.

Eine japanische Delegation wird nach Besuch der DDR nach ihren Eindrücken gefragt. Als höfliche Asiaten antworten sie "die Museen haben uns beeindruckt. Pergamon, Bode, Robotron..."

BTT:

Wie geht man bei so einem riesigen Chip mit Fehlern um? Ein Eckchen kaputt und die ganze CPU ist Ausschuss?
Schafft man es denn überhaupt über die ganze Scheibe fehlerfrei zu sein?

 

[iNFECTED_pHILZ]

Ohne Teildeaktivierung wird es wohl ewig dauern, bis man einen vollständig intaktem Chip bei der Größe erhält.

Man kann davon ausgehen, dass es immer eine gewissen Grad an Teildeaktivierung gibt.
So ein Chip in der Auflösung zu fertigen bedeutet quasi automatisch, dass nicht alle Transistoren perfekt angebunden sind. Ich werd jetzt mal eine maximale Belichtungsqualität von 99, 7% ( oder jeden anderen fiktiven Wert einsetzen) in den Raum. Die 0,3% werden demnach immer defekt sein.

Solange es jedoch kein kritischer Pfad ist kann der Chip ja benutzt werden. Aber eine Teildeaktivierung wird immer stattfinden und kann mit Redundanz von Bereichen vorgebeugt werden

 

[TierParkToni]

Vermutlich sind die vorhandenen Defekte Teil der Lernphase von der darauf laufenden KI - nichts anderes macht man ja heute bereits mit Festplatten SSDs etc. ....
Aber Ur-gewaltig ist so ein Die in jeden Fall - die entstehende Verlustwärme im Betrieb kann vermutlich bei der Fläche ein Haus heizen ..

Edit: Rechtschreibfehler

 

[Ned Flanders]

Wie bitte?

 

[Cool Master]

Vermutlich sind die vorhandenen Defekte Teil der Lernphase von der darauf laufenden KI - nichts anderes macht man ja heute bereits mit Festplatten SSDs etc. ....

Bei HDDs und SSDs hast du in der Regel mehr Kapazität als angegeben damit du gewisse reserve Sektoren hast Bei CPUs ist ist es eher der Fall, da wird die CPU dann aber in einer anderen Kategorie verkauft.

 

[Makso]

die entstehende Verlustwärme im Betrieb kann vermutlich bei der Fläche ein Haus heizen ..

you made my day

Seit wann geht Intel den Weg zu FF+?

 

[jemandanders]

Man kann davon ausgehen, dass es immer eine gewissen Grad an Teildeaktivierung gibt.
So ein Chip in der Auflösung zu fertigen bedeutet quasi automatisch, dass nicht alle Transistoren perfekt angebunden sind. Ich werd jetzt mal eine maximale Belichtungsqualität von 99, 7% ( oder jeden anderen fiktiven Wert einsetzen) in den Raum. Die 0,3% werden demnach immer defekt sein.

Solange es jedoch kein kritischer Pfad ist kann der Chip ja benutzt werden. Aber eine Teildeaktivierung wird immer stattfinden und kann mit Redundanz von Bereichen vorgebeugt werden

Wenn ich da jetzt keinen Tippfehler gemacht habe, dann sind das nach deiner Fehlerquote 36.000.000.000 Defekte Transistoren. Unglaublich
Das können die nicht bringen.
Wie hoch ist denn üblicherweise die Fehlerquote? Ich hätte jetzt mal auf Vielleicht 0,001% geschätzt. Was ja eigentlich auch noch viel ist.

 

[Fliz]

Der große Chip erinnert mich an die Platten, die die computeraffinen Alienspezies im Film Valerian verbauen.. :-)

 

[iNFECTED_pHILZ]

Wenn ich da jetzt keinen Tippfehler gemacht habe, dann sind das nach deiner Fehlerquote 36.000.000.000 Defekte Transistoren. Unglaublich
Das können die nicht bringen.
Wie hoch ist denn üblicherweise die Fehlerquote? Ich hätte jetzt mal auf Vielleicht 0,001% geschätzt. Was ja eigentlich auch noch viel ist.

Deswegen schrieb ich ja dass der Wert aus der Luft gegriffen wurde.

Wahrscheinlich wirds schon so 99,99x Prozent sein.. Aber ich weiß es halt nicht.

 

[Klassikfan]

Irgendwie hab ich da gerade olle Erich Honecker im Hinterkopf, der sagte in einem ITler-Witz aus DDR-Zeiten:

"Die Mikroelektronik der Deutschen Demokratischen Republik ist nicht kleinzukriegen!"

 

[andi_sco]

Naja, die DDR war leider auf einem ganz anderen Level festgebunden.
Der 1 MBIT Chip, den die Honecker gezeigt hatten war ja auch kein echter oder ein defekter (Schade das man keine bei ebay findet ).

 

[lokon]

Solange es jedoch kein kritischer Pfad ist kann der Chip ja benutzt werden. Aber eine Teildeaktivierung wird immer stattfinden und kann mit Redundanz von Bereichen vorgebeugt werden

Wie hoch ist denn üblicherweise die Fehlerquote?

Mit Hilfe von Wikipedia: Ausbeute und etwas Text aus dem News stellt sich das Problem eigentlich nicht so schlimm dar.

400.000 spezielle AI-Cores und satte 18 GByte an SRAM [...] über ein Mesh-Interconnect

Das sind also 400.000 Blöcke mit lokalem oder globalen SRAM die in der Mesh Topologie verbunden sind - ähnlich Skylake SP . 400.000 einfachere CPU Cores im Vergleich zu komplizierteren Prozessor-Cores.
Weitere sinnvolle Annahmen : die Interconnects sind weniger anfällig für Fehler als die AI-Cores. Die Mesh Konfiguration erfolgt nach dem Hardwaretest vermutlich durch FUSE-Bits oder durch Laser-Trennung von Leiterbahnen (histor. Beispiel) .
Außerdem wird von 16nm Fertigung geschrieben = bewährte Technik - und die Interconnects zB größer als auf dem Ryzen IO-Die.
Der Mesh zwischen den Cores kann ja so verdrahtet sein, dass defekte Cores nur "wenig mehr" funktionierende Cores lahmlegen.

 

[iNFECTED_pHILZ]

Mit Hilfe von Wikipedia: Ausbeute und etwas Text aus dem News stellt sich das Problem eigentlich nicht so schlimm dar.

Naja die Ausbeute ist ja nur das Resultat aus Fehlerquote und geplanter Redundanz. Die Aufteilung lese ich aus dem Wiki Artikel leider nicht raus

 

[jemandanders]

Außerdem wird von 16nm Fertigung geschrieben

Jepp.
Das geht ja heutzutage fast schon als Grobmotorik durch

Wenn ich da 8,6 Kerne per mm² habe, ist das für den Laien eine ganze Menge. Ich denke auch, die werden das sicher im Design eingebaut haben, das bis zu einer bestimmten Fehlermenge bzw Quote einfach Einheiten deaktiviert werden und gut ist.