News Intel Cascade Lake-AP: 48 Kerne mit 12-Kanal-DDR4 im Multi-Chip-Package

[Hopsekäse]

Deine Abneigung gegen AMDs Architektur hier in Ehren, aber vieleicht solltest du einfach mal abwarten was a) morgen von AMD für Epyc2 verlesen wird und b) was dieses Intel klebe Konstrukt für Latenzen von Core zu Core hat bevor du dich hier zuweit aus dem Fenster lehnst...

Deine Neigung bestimmte Aussagen als Markenverbundenheit auszulegen in gar keinen Ehren, aber ich habe hier ausschließlich gesagt, dass es nicht dasselbe ist. Die Diskussion ob wann und wo das besser ist, haben wir wo anders schonmal gehabt, die muss hier auch nicht nochmal sein. Hier geht es darum, dass die Leute einen auf "hahaha Intel macht genau dasselbe" machen, was aber genau betrachtet absolut nicht stimmt. "Kleben" ist nicht gleich "Kleben". Welches Kleben nun besser ist, vermag ich nicht zu sagen und habe ich auch nicht gesagt. Ich habe nichtmal ein Fenster aufgemacht, aus dem ich mich lehnen könnte. Lediglich dass AMDs Ansatz billiger ist, habe ich gesagt. Und wer bestreiten möchte, dass mehrere kleine Dies nicht billiger zu produzieren wären als sehr große Dies, der weiß halt nicht wovon er redet...

Und übrigens: Ich führe, auch wenn die Leute hier nicht in der Lage sind das zu begreifen, keine Markenkriege. Meine Aussage bezieht sich auf das Thema hier und das betrifft AMDs Vorgehen in der Form, wie es von Intel kritisiert wurde (also wie es bisher gemacht wurde) und das Vorgehen, das Intel bei Cascade-Lake-AP gewählt hat.
Deshalb verschone mich mit dem was morgen kommen mag. Das mag für einen Markenkrieg relevant sein, aber für die Aussage "Kleben != Kleben" in diesem Kontext hat es null Bedeutung. Nach allen vorhandenen Infos ist ja selbst AMDs neues "Kleben" völlig anders als AMDs altes "Kleben". Genauso wie Intels "Kleben" etwas völlig anderes ist.

Wenn man Wortklauberein mag, hat Intel übrigens genau genommen auch nur belächelt, dass viele kleine Desktop-Dies zusammengeklebt werden... Intel klebt wenige High-End-Server Dies zusammen.
Sollte für jeden erkennbar sein, dass das etwas Anderes ist... Aber so ist das hier... Sobald man etwas von sich gibt, was irgendwie der vorherrschenden Meinung nicht passt, gehen die Gehirne aus und es gibt nurnoch Markenkrieg... Schwach...

Was interessiert das den Kunden?
...
Was interessiert das jetzt Kunde X ob AMD eine Ebene mehr klebt, wenn bei der CPU am Ende einfach mehr Bums rauskommt ? Oh stimmt, keinen.

Den Kunden interessiert, dass CPUs eben nicht einseitig generell besser oder schlechter sind, sondern komplexere Performance-Charakterisken haben.
Wie man das nicht im Blick haben kann, ist mir völlig schleierhaft. Wir haben das hier auf CB ständig... verbreitetstes Beispiel Gaming vs Anwendungen... Allgemeine Anwendungen vs Rendering-Anwendungen.
Die Kunden, gerade die professionellen, sind da eben nicht so eindimensional wie du. Die müssen "Bums" bzgl. eines oder mehrerer Anwendungsszenarien abwägen und darauf hat der Unterschied wann und wo "geklebt" wird sehr wohl einen Einfluss.

 

[Ned Flanders]

Deine Neigung bestimmte Aussagen als Markenverbundenheit auszulegen in gar keinen Ehren, aber ich habe hier ausschließlich gesagt, dass es nicht dasselbe ist.

Wo hab ich Dir denn Markenverbundenheit vorgeworfen. Ich hab lediglich deine Abneigung gegen AMDs Server CPU Architektur diagnostiziert. Die gibst du doch auch ständig selbst von dir! ;-)

[FULL Self Quote]

Deine Abneigung gegen AMDs Architektur hier in Ehren, aber vieleicht solltest du einfach mal abwarten was a) morgen von AMD für Epyc2 verlesen wird und b) was dieses Intel klebe Konstrukt für Latenzen von Core zu Core hat bevor du dich hier zuweit aus dem Fenster lehnst...

[/FULL Self Quote]

Das das was mit Markenverbundenheit zu tun hat kann nur eine Selbstdiagnose sein. Das hab ich nie gesagt.

Peace :-)

 

[Sun_set_1]

Scheint kaum jemanden interessieren, hier ist wohl interessanter, dass Intel jetzt auch "klebt". Dabei ist das abgeschaltete SMT bei Epyc eigentlich der viel größere Aufreger.

@Volker, kommt dazu noch was? In der News steht das nämlich nicht...

Naja. Nochmals den Game Mode zu benutzen, dass hat sich dann sogar Intel nicht mehr getraut.

MA: “Chef, die Sache mit dem Game Mode ist ja aufgeflogen.. was machen wa da jetzt..?”
Leiter: “Hmm.. haben die nicht noch so ne SMT Einstellung im BIOS...?”
MA: “Ähh, Ja..?!”
[...]
Chef: “Achja. Schreibs ins Kleingedruckte...Klappt immer.”

 

[ampre]

dieser jim von adoredtv hat ne glaskugel

War doch logischer Schluss. AMDs Technik hat einfach zu viele Vorteile Und Jim Keller ist nun auch von AMD zu Intel. Da war absolut klar das sowas kommt.

 

[Krautmaster]

Welche Vorteile meinst du da so?

Beide Ansätze was MCM angeht sind recht ähnlich hier. Sogar was die Latenz angeht, hätte ich gedacht dass IF fixer ist.

Intel setzt stand jetzt deutlich größere Die ein. Kleiner werden die aber ganz von allein im nächsten Fertigungs Sprung.

AMD geht bei vielen Kernen wohl den Weg eines extra Controllers, siehe Rome Schemata. Intel geht den Weg mehrere Die, auf jedem Die Mesh.
Beide skalieren aktuell bis 8 Die. Darüber muss wohl eine neue Ebene her, siehe AMDs Controller der schon fast einer Northbridge gleich kommt.

Intel hätte sicher auch zb 2x18C die zusammen bauen können, oder 4 davon. Die sind etwas kleiner. Allerdings ist dann der SI Überschuss recht groß. AMD hat bei TR ja auch das Problem dass man Speicherkanäle deaktivieren muss. Intel müsste zb für weitere Kompatibilität zu S2066 und 4 x18C Die eben 3/4 der Speicherkanäle deaktivieren.

Bei Cascade lake AP müsste man aus dem 6Channel SI ein 3 Channel SI pro die machen. Man kann ja nicht plötzlich mehr Pins auf selbem Sockel raus führen.

Ergo macht man nen neuen Monster Sockel.

Aber ja. Intel muss irgendwie die Zeit überbrücken bis kleinerer Fertigung. Das Mesh Konzept dürfte erst ab noch weit mehr Kernen pro Die richtig aufgehen.

 

[ampre]

Eine Multichiplösung ist billiger in der Produktion, hat eine bessere Ausbeute, lässt sich besser Kühlen, ist Energetisch besser und lässt sich gut skalieren.

Dafür verliert man vielleicht wegen der etwas weiteren Verbindung 10% an Leistung.

 

[Ned Flanders]

Eine Multichiplösung ist billiger...

Modulare Prinzipien aus günstig zu fertigen Einheiten über Produktpaletten hinweg haben sich ja in keinem anderen Industriezweig durchgesetzt. Warum sollte das hier klappen?

 

[ampre]

Modulare Prinzipien aus günstig zu fertigen Einheiten über Produktpaletten hinweg haben sich ja in keinem anderen Industriezweig durchgesetzt. Warum sollte das hier klappen?

Welche Industriezweige meinst du? Schon die Energiewende ist ein Modulares Prinzip, in der Automatisierungstechnik ist Modulares denken seit langem gesetzt und auch bei der Automobilindustrie ist Modularität der Hit. Schau dir mal an du kannst vom Polo bis Tiguan alles auf einer Modularen Platform aufbauen weil das viel günstiger ist...….

 

[Ned Flanders]

Welche Industriezweige meinst du?

Ich hätte Ironie Tags verwenden sollen.

 

[Krautmaster]

Intel hatte so große Chips auch nicht geplant, das war ja eher Resultat der 10nm Thematik. Intels Ansatz ist weiter in die Zukunft gedacht, wir reden hier von sowas wie 3nm und Skalierung auf einer Die mit >50C.

Intel wollte mit Mesh nicht das Problem "viele Kerne pro System" angehen sondern viele Kerne auf einer Die.

Aktuell ist AMDs Die Größe sicher "gesünder" und wirtschaftlicher als Intels 700mm2 Ansatz. Keine Frage. Wenn wir aber bei 3-5nm sind und problemlos 50C auf 200mm2 zu bringen sind wird AMD auch auf der jeweiligen Die überlegen müssen wie man diese ansteuert. Ich denke nicht dass man dann 16 kleine Die a 8 Kerne an einen Controller flanscht. Der kostet übrigens auch. (möglich wäre ggf 8x8x8C Micro Die mit IF im Mesh Mode).

Fakt ist dass Intel einige sehr komische Wege gehen muss da die 10nm nix werden. Fakt ist auch dass AMD hier top Leistung abliefert und ich hin auch die Kontrolle Sache bei Rome gespannt.
Weiter Muss AMD auch den günstigen Weg gehen.

Schau ich mir den 8C Intel mit Ringbus an ist dieser auf den Kern Part doch ne Ecke kompakter als die Zeppelin Die. Intel wäre sogesehen schlau gewesen wenn sie bei dem absehbaren 10nm Fail diesen Ansatz für ein MCM Design heranzuziehen. Zb 4x8C als MCM. Sowas geht halt nicht binnen jetzt auf nachher.

 

[usb2_2]

@Jan ihr bei CB habt doch bestimmt geheime Geheimquellen, die euch sagen würden, wenn diese Xeons kein Hyperthreading hätten oder? Hast du gehört, ob da was dran ist?

 

[Simon]

Intel hatte so große Chips auch nicht geplant, das war ja eher Resultat der 10nm Thematik. Intels Ansatz ist weiter in die Zukunft gedacht, wir reden hier von sowas wie 3nm und Skalierung auf einer Die mit >50C.

Intel wollte mit Mesh nicht das Problem "viele Kerne pro System" angehen sondern viele Kerne auf einer Die.

DIEs mit > 50 Kernen gibt es doch schon längst und zwar die Xeon Phi 7200 "Knights Landing". Das war sozusagen Intels "Versuchskaninchen" für den Mesh-Interconnect, bevor es in den Entwicklungszweig der normalen Xeons eingeflossen ist.

Mittelfristig wird der Weg aber zu beidem gehen. Die nächste Evolutionsstufe sind dann mehrere DIEs über die EMIB und danach das ganze auch noch über OnChip Silicon Photonics.

Ziel ist es für alle, den Energiebedarf für sämtliche Interconnect-Logik nicht ins unermessliche steigen zu lassen. Schon jetzt gehen 30 - 40% der TDP nur für den ganzen "Uncore"-Bereich drauf und das wird mit steigender Kern-Anzahl nicht unbedingt weniger.

 

[IBISXI]

Ob Intel oder AMD, die kleben beide nur mit Pattex

Aber iNfynITY fABriC Pattex ist der bessere Klebstoff.
Und bei 7nm klebt es sich auch besser als bei 14nm.

Geil... ich wollte schon immer mal "Krieg der Kerne" sehen.

 

[Krautmaster]

DIEs mit > 50 Kernen gibt es doch schon längst und zwar die Xeon Phi 7200 "Knights Landing". Das war sozusagen Intels "Versuchskaninchen" für den Mesh-Interconnect, bevor es in den Entwicklungszweig der normalen Xeons eingeflossen ist.

Klar, darauf bezog ich mich auch. Noch weiter gedacht geht es ja Richtung GPU Design, mit 1000 Kernen

Aber ich gebe dir recht. Es wird immer ein Jonglieren aus Chip Größe und der Skalierung über mehrere Chips und mehrere Systeme bleiben.

@ Kerne
Die sind bei den Atom Kernen auf Knights Landing auch sehr klein. Die SLX Kerne sehr groß.
Bei Intel Coffee macht der 8C CPU Part mit SI keine 120mm2 aus. Auch pro Kern is also eher die Frage wie viel man mit rein packt...

 

[Jan]

@Jan ihr bei CB habt doch bestimmt geheime Geheimquellen, die euch sagen würden, wenn diese Xeons kein Hyperthreading hätten oder? Hast du gehört, ob da was dran ist?

Ich habe nichts vernommen bisher, bin heute aber erst einmal ein Jahr älter geworden und deshalb nicht absolut auf dem letzten Stand.

 

[Krautmaster]

Glückwunsch. Aber genug OT!

 

[usb2_2]

bin heute aber erst einmal ein Jahr älter geworden

Herzlichen Glückwunsch

 

[IBISXI]

AMD hat bei TR ja auch das Problem dass man Speicherkanäle deaktivieren muss.

Warum müssen Sie?
Ich dachte das dient nur dazu um die Consumer Plattform von der Enterprise Plattform abzugrenzen.
Der Sockel ist doch identisch, nur nicht voll durchbelegt.

Wenn wir aber bei 3-5nm sind und problemlos 50C auf 200mm2 zu bringen sind wird AMD auch auf der jeweiligen Die überlegen müssen wie man diese ansteuert. Ich denke nicht dass man dann 16 kleine Die a 8 Kerne an einen Controller flanscht.

Bis 3nm ist es noch ein weiter Weg.

Wieviel % kleiner ist 3nm als 7nm?

Wieviel % kleiner ist 10nm (mit dem Intel schon 5 Jahre beschäftigt ist), als 14nm?

Du sprichst hier von einer "mindestens" halbierung der Strukturbreite.... Das wird dauern.

Bis dahin könnten auch 4 kleine Die mit jeweils 32 Kernen auf einem Interposer mit Gottweißwas kleben.

 

[usb2_2]

Wieviel % kleiner ist 10nm (mit dem Intel schon 5 Jahre beschäftigt ist), als 14nm?

Dazu gibt es auf diversen Seiten gute Infos. Suchst du sowas? Auf der Seite gibt es auch TSMC 16 vs 10 vs 7nm usw.

Hoffe das ist, wonach du suchst.

Warum müssen Sie?
Ich dachte das dient nur dazu um die Consumer Plattform von der Enterprise Plattform abzugrenzen?

Der Sockel TR4 hat nur eine Unterstützung für 4 Kanäle zu je 2 Riegeln. So sind die auch angeschlossen, da die erste Generation nur 4 hatte. Deshalb müssen sie jetzt welche deaktivieren.

 

[Shoryuken94]

AMD fertigt selber nichts sondern lässt fertigen. Genau das kann aber auch zum Bumerang werden. Natürlich wird das nie passieren aber was würde AMD machen wenn Intel mal bei TSMC vorbeischaut und auslagert was sie ja schon machen.... Geld haben sie dafür und größere Mengen kann man auch mal so eben in Auftrag geben. Sprich mit einem Schlag springt Intel von 14nm zu 7nm und belegt die Fabrik mal ein wenig... Intel wird dann am längeren Hebel sitzen und AMD wird dann mit Lieferengpässen kämpfen.

Dann dürfte AMD sich wohl auf seine Vertraglich zugesprochenen Kapazitäten berufen und Intel dürfte Mal freundlich bei Apple und können. Anklopfen und nachfragen, in sie Kapazitäten frei machen.

Ich glaube einige denken Multi Milliarden Dollar Unternehmen arbeiten wie ein Limonadenstand.

Angenommen Intel würde jegliche 7nm Kapazitäten kaufen, sobald verfügbar, dann kann sich AMD auch einem anderen Fertiger wie Samsung wenden. Davon ab, dass sich auch ein Unternehmen wie Intel nicht leisten kann dauerhaft alle Produktionskapazitäten bei jedem fertiger einzukaufen.

Mal abgesehen dass ich sehen möchte, wie Intel das den Investoren verklickern möchte und was sie dann für CPU Preise aufrufen, wenn sie die eigenen Fabs quasi leer laufen lassen und gleichzeitig eine Fremdfertigung finanzieren.

Theoretisch geht vieles, praktisch halt dann eben doch nicht. AMD hat die Freiheit den fertiger zu wechseln und aus einem Portfolio auszuwählen. Dadurch ist man aber auch abhängiger. Intel hat diese Abhängigkeit nicht, muss aber auch enorme Anstrengungen unternehmen, um mit vielen anderen Firmen zu konkurrieren.