Piktogramm schrieb:
Und das IFOP deutlich höherer Bandbreiten hat (im Vergleich zu was eigentlich), stimmt so nicht, auch wenn AMDs Angaben und externe Analysen da nicht sorecht zusammen passen.
Deutlich höhere Bandbreite: Ja und nein, es kommt auf die Situation an. Nach weiteren Recherchen zum aktuellen Stand ergibt sich dies:
Die aktuelle Implementierung von IFOP ist GMI3 (Global Memory Interconnect), und den gibt es in den Varianten Narrow (eine Verbindung) und Wide (zwei Verbindungen). Jede Verbindung kann vom CCD aus betrachtet pro Zyklus 32 Byte lesend und 16 Byte schreibend übertragen. Der lesende Zugriff auf den Speicher kann bei 2 GHz FCLK somit mit 64 GB/s bei Narrow und 128 GB/s bei Wide erfolgen.
Die CCDs von Zen 4 verfügen jeweils über zwei GMI3-Links, das Ryzen-IOD ebenfalls. Damit ist klar, dass es bei den Prozessoren mit zwei CCDs jeweils einen Link pro CCD gibt. Bei denen mit nur einem CCD könnte man auch beide Links verbinden. Eine verlässliche Aussage, ob das auch so gemacht wird, ließ sich aber nirgendwo finden.
Bei EPYC ist mehr zu finden. Dort werden die Varianten mit bis zu vier CCDs doppelt, die restlichen einfach angebunden. Das EPYC-IOD hat 12 Links. Varianten mit 6 CCDs gibt es derzeit nicht, die 48-Kerner werden mit acht teildeaktivierten CCDs gebaut.
Die Aussage bezüglich Overprovisioning mit Faktor 2 bei
WikiChip bezieht sich auf die DDR-Channel-Bandbreite. Ich hatte bisher nicht beachtet, dass das dann bei Dual Channel exakt passt. Die Aussage gehört auch in den Bereich der früheren Zen-Versionen, wo der FCLK optimalerweise exakt passend zum Speichertakt gewählt wurde, also z.B. 1600 MHz * 32 Byte ergibt 51,2 GB/s, und DDR4-3200 heißt auch PC-25600, und zweimal 25,6 GB/s passen exakt.
Das heißt auch, dass es durch das aktuell gültige Limit von 2 GHz für den FCLK (wenn man ihn nicht übertaktet)
bei nur einem Link mit 64 GB/s zu wenig für typische DDR5-Transferraten ist. DDR5-5200 erreicht im Dual-Channel-Betrieb zum Beispiel bereits 83,2 GB/s. Der 7950X kann zumindest bei lesenden Transfers zu beiden CCDs 128 GB/s aggregieren, wie man
bei Chips and Cheese sehen kann. Die berichten auch, dass von den theoretischen 96 GB/s des genutzten DDR5-6000-RAMs nur 77 GB/s ausgereizt werden konnten.
Bei Single-CCD-Prozessoren wie dem 7700X könnte man wie schon erwähnt durchaus GMI3-Wide nutzen, was noch bis zu DDR5-8000 genug Bandbreite hätte. Es gibt in Reviews zumindest im Vergleich zum 5800X Indizien dafür, dass das auch gemacht wird, weil die Schreibwerte nicht auf die Hälfte der Lesewerte einbrechen wie beim 5800X. Messwerte von AIDA64 zeigen aber ein nochmals anderes Bild, bei dem man sich fragt, ob da überhaupt die Anbindung an die Kerne mit gemessen wird, oder nur der Speichercontroller für sich.
