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NewsSchnittstelle: PCI Express 6.0 erhöht auf bis zu 128 GB/s
7nm wird locker 5 Jahre ein großer Teil von allen Chips sein. 5nm soll zwar schon bald kommen wird aber sicher dier ersten 2 Jahre nur für die wichtigsten Chips genutzt.
Bald ist Q2/2020. TSMC erwartet, daß viel der 7nm-Kunden auf 6nm wechseln, während die 7nm+-Kunden auf 5nm wechseln werden. Allerdings würde man 6nm 7nm+ nennen, wenn der Name nicht schon vergeben wäre
Samsung hat gleich mehrere FinFET-Nachfolger für den 7LPP eingeplant (6LPP, 5LPE und 4LPE). MMn. werden wir eine Spreizung des Marktes sehen, anders als bei 28nm. Die Foundries machen inzwischen viele kleine Schritte bei der Prozeß-Entwicklung und die Kunden haben dadurch mehr Auswahl den Prozeß zu nehmen, der genau zu ihren Anforderungen paßt.
duskkk schrieb:
Das gleiche gilt für 3nm. Selbst wenn ein paar Chips schon 2022 damit auftauchen wirds noch dauern bis das Mainstream wird.
Noch 2022 dürfte TSMC wahrscheinlich um die 100 Mio. Stück produzieren.
duskkk schrieb:
Es wird in den nächsten 2 Jahrzenten darum gehen die Rechenwerke so zu verbinden, dass sie möglichst effizient arbeiten können. Dazu wird es schneller Links brauchen, schnelleren RAM und eben Chiplets mit IO chip.
Du ziehst nicht einen Augenblick lang in Betracht dass die hohe Leistungsaufnahme nicht systembedingt sondern der ersten Implementierung geschuldet sein könnte?
Nein. Die PCIe PHYs sind Leistungselemente und brauchen nun mal ihre Leistung. Da kannst du bei der Implementieren nicht viel aus dem Hut zaubern. Du kannst nur die Anzahl reduzieren.
Ergänzung ()
PS828 schrieb:
Du vergisst allerdings die ganze Zeit dass Stagnation noch nie das Ziel in der IT war. Oder hätte dir das gefallen wenn sie in den 90 ern gesagt hätten "reicht jetzt, ab jetzt nur noch für die Server entwickeln die ollen privatnutzer haben genug Leistung die bekommen nichts mehr" das geht so nicht, denn nur weil man jetzt was noch nicht auslasten kann heißt das nicht dass es in 2 jahren nicht doch fälle gibt in denen 4.0 oder höher Vorteile bringt.
Es hat damit nichts zu tun, ist eine Frage der Zweckmäßigkeit.
Und ich habe nur von Consumer bereich gesprochen. Im Server / Supercomputing bereich ist Bandbreite nie genug.
Leistungssteigerung (Grafikkarten) PCIe 2.0 zu 3.0 war gerade messbar aber nicht spürbar.
3.0 zu 4.0 liegt heute im Messfehlertoleranzbereich. Klar es gibt noch kein 4.0, aber es gibt genug Tests mit 16 / 8 Lanes, was das gleiche ist.
Und über ein Jahrzehnt hat sich daran nichts geändert. Grafikkarten haben die viele Bandbreite bis heute nicht abgerufen.
Unterschied 4.0 zu 5.0 oder 6.0 wird voraussichtlich nicht mal messbar.
Und jetzt stellt sich Frage der Zweckmäßigkeit.
Ich als Consumer nehme hier lieber weniger Lanes, weil
gleiche Leistung
Die CPUs und Mainboards günstiger werden
Weniger Abwärme, keine Aktivkühlung für Chipsatz notwendig
Weniger Stromverbrauch
Mit dem für PCIe PHYs eingesparten Silizium können CPU Hersteller mehr USB und SATA Controller in die CPU (I/O Chiplet) packen, und damit die Notwendigkeit eines separaten Chipsatz Chips abschaffen. Was wiederum weitere 4 Lanes einspart, die sonst für die Chipsatzanbindung notwendig sind.
Ergänzung ()
duskkk schrieb:
Kurzfristig hast du da aber das problem mit der Abwärtskompatibilität. Da will einer eine PCIe 3.0 oder 4.0 NVMe SSD anhängen und dann ist da nur eine Lane.
Nein. Ich habe vorgeschlagen bei PCIe 5.0 Einführung die Anzahl der NVMe Lanes im Consumer Bereich von 4 auf 2 zu halbieren. Wenn PCIe 6.0 kommt gibts wieder Bandbreitenverdopplung. Falls die NVMe SSDs bis dahin die Bandbreite überhaupt abrufen können. Ich behaupte mal, dass sie es bis dahin aufgrund von massiven thermischen Problemen, die auf der dem kleinen Platinnchen kaum zu lösen sind, nicht tun werden.
Mit rückwärtskompatibilität sollte es kein Problem geben. Aktuelle x4 SSDs laufen prima auch in einem Slot mit x2 Anbindung.
Das eine schließt das andere dennoch nicht aus. Für viele Geräte macht es auch Sinn und es ergeben sich größere Vielfalten. Dennoch ist es zu kurz gedacht zu glauben dass 4.0 x16 nicht irgendwann ausgelastet sein wird im consumerbereich. Schließlich ist jetzt auch die Infrastruktur dafür geschaffen worden. Jetzt sind die Programmierer am Zug.
Mir persönlich ist es wichtiger Zukunftssicher zu kaufen. Und deshalb setz ich mit der kommenden Iteration der TR4 Plattform auf 4.0 und muss mir dann in drei Jahren nicht in den arsch beißen weil ich kein 4.0 x 16 dran habe sondern alles mit x8 oder gar x4 kastriert wurde. Wer weis schon was die Zukunft bringt und was da kommen mag.
Dier Reduktion schlage ich bei PCIe 5.0 Einführung vor. Da zwischnen 4.0 5.0 und 6.0 sehr kurze Zeitabstände liegen, wirst du die "mal nicht verdoppele Bandbreite" nicht merken.
Müsste man jetzt abwarten wie lange die Markteinführung hier dauert. Gut möglich dass 5. 0 und dann 6.0 zunächst nur im Serverbereich da sind und Die consumer lange bei 4.0 bleiben.
Oder aber irgendwer lässt die Bombe Platzen und plötzlich gibt es einen run auf Bandbreite auch im consumerbereich weil die wirklich ausgereizt werden kann + Skalierung etc.. Weiß man alles nicht aber spannend ist es auf jeden Fall
Nein PCIe braucht man um von der GPU aus schnell zum Hauptspeicher zu kommen. Direct Access gibts ja schon wird mit mehr Bandbreite eben brauchbarer.
Allgemein benötigt man immer schnellere, effizienter Lösungen um die verstreuten Recheneinheiten zu verbinden. Intel's Ringbus ging für eine handvoll Kerne, dann haben sie ein Mesh gemacht. Dann gabs spezielle Lösungen für eDRAM und viele dieser Interconnects basieren zum Teil auf PCIe und sind Erweiterungen davon. Wenn PCIe besser wird, dann werden diese proprietären Ausätze auch besser, weil die Hardware und Economies of Scale neue Möglichkeiten bieten.
Im Low Power Bereich packt man alles ganz eng zusammen und Energie zu sparen. Im High Power Bereich wird man die Interconnects so effizient wie möglich machen müssen um noch Fortschritte zu erzielen.
Ergänzung ()
yurij schrieb:
Nein. Ich habe vorgeschlagen bei PCIe 5.0 Einführung die Anzahl der NVMe Lanes im Consumer Bereich von 4 auf 2 zu halbieren. Wenn PCIe 6.0 kommt gibts wieder Bandbreitenverdopplung. Falls die NVMe SSDs bis dahin die Bandbreite überhaupt abrufen können. Ich behaupte mal, dass sie es bis dahin aufgrund von massiven thermischen Problemen, die auf der dem kleinen Platinnchen kaum zu lösen sind, nicht tun werden.
Mit rückwärtskompatibilität sollte es kein Problem geben. Aktuelle x4 SSDs laufen prima auch in einem Slot mit x2 Anbindung.
Also wenn ich das richtig verstehe sobald PCIe 4.0 NVMe SSDs kommen werden die x2 sein und dann PCIe 5.0 werden x1, weshalb wir bei 6.0 dann mit x1 locker auskommen.
Einerseits vermute ich auch das noch mehr Speed bei SSDs ohnehin wenig bringt. Das wir unter 8GB/s bleiben werden ist realtistisch (im Consumer Desktop/Notebook Bereich).
Auf der anderen Seite frag ich mich wie schnell 5.0 den Markt erreichen wird. Wenn das nächstes Jahr (Ende 2020, Anfang 21) schon soweit wäre dann kann ich mir gut vorstellen, dass noch viele NVMe PCIe 3.0 SSDs haben werden die sie im neuen System weiterverwenden wollen.
Es wird sich auch zeigen wie schnell die Hersteller sind bzw. wie gut die Ab/Aufwärtskompatibilität funktioniert.
Ich habe eine Samsung 970 Evo 1TB die ich schon in einen neuen PC mitgenommen hätte. Das ist eine PCIe 3.0 x4 SSD. Wenn ich die in PCIe 5.0 x2 betreibe ist sie zwar in vielen Belangen nicht merklich langsamer, aber kopier Vorgänge sind es schon. Read/Write auf der selben SSD sind meist mit großen Datenmengen bei denen einem die 1500MB/s die man da fast bekommt auffällt. Wenn dass dann nur mehr 700MB/s sind ist es schon deutlich langsamer.
Ich kann mir aber vorstellen das die Mainboard Hersteller dann wieder auf so switch chips zurückgreifen. Dual CPU setups waren ja auch oft mit PCIe x16 bei Verwendung nur einer GPU oder x8 bei beiden geschalten. Scheint also varierbar zu sein.
OK. Nur braucht man diese Bandbreite im Consumerbereich nicht, denn beim üblichen Einsatz der GPU als Grafikkarte fallen schlicht nicht genug zu transferierende Daten an. Erst beim Einsatz als GPGPU ändert sich das, weswegen wir im Server-/Workstationbereich einen schnellen Wechsel von PCIe 4 nach 5 und dann 6 sehen werden. IBM wird bspw. nach PCIe 4 im POWER 9 sofort mit dem POWER 10 zu PCIe 5 übergehen.
Im Consumerbereich wäre ein Wechsel in absehbarer Zeit nur einem Meiner-ist-größer geschuldet. Im übrigen dürfte eine Reduktion der verfügbaren PCIe-Lanes die Mehrkosten für die benötigte höhere Güte des Mainboards nicht wieder auffangen.
OK. Nur braucht man diese Bandbreite im Consumerbereich nicht, denn beim üblichen Einsatz der GPU als Grafikkarte fallen schlicht nicht genug zu transferierende Daten an. Erst beim Einsatz als GPGPU ändert sich das, weswegen wir im Server-/Workstationbereich einen schnellen Wechsel von PCIe 4 nach 5 und dann 6 sehen werden. IBM wird bspw. nach PCIe 4 im POWER 9 sofort mit dem POWER 10 zu PCIe 5 übergehen.
Im Consumerbereich wäre ein Wechsel in absehbarer Zeit nur einem Meiner-ist-größer geschuldet. Im übrigen dürfte eine Reduktion der verfügbaren PCIe-Lanes die Mehrkosten für die benötigte höhere Güte des Mainboards nicht wieder auffangen.
Ja fürs Gaming ist es egal, aber Workstations gibt es ja auch noch. Und bei Gamern ist das meiner-ist-größer ja allgemein beliebt im Marketing. Ich für meinen Teil würds für CUDA und Co natürlich schon ganz nett finden. Im Grunde braucht man es aber nicht. Wieviel Rechenleistung man im Data Science Bereich braucht hängt so stark von der Menge an Daten ab, dass es einfach sinnvoller ist sich X gpu instanzen auf AWS zu starten für ein paar Stunden als zu Hause entweder soundso zuviel Leistung zu haben oder schlicht zu wenig.
Hayda Ministral schrieb:
Welchen Typ Hauptspeicher kennst Du, der per PCIe angebunden wird?
Der Hauptspeicher hängt an der CPU deshalb der Name Hauptspeicher. Es ist aber möglich von der GPU aus relativ direkt auf den Hauptspeicher zuzugreifen, dass geht dann über PCIe.
Bei Rendering Aufgaben ist es oft so, dass die Daten schlicht im VRAM nicht genug Platz haben.
Bei Spielen lädt man normal die Daten einmal in den VRAM und wechselt diese nur teilweise aus. Bei Machine Learning (CUDA) gibts es einige Algorithmen die quasi einen endlosen Stream an Daten benötigen. Diese sehen sie sich nur einmal an und es hat wenig Sinn diese in den viel zu kleinen VRAM zu packen. D.h. um die Recheneinheiten möglichst gut auszulasten musst du sehr schnell die Daten zur GPU befördern können. Auch bei crypto mining gibt es manche Algorithmen die rein von der Bandbreite limitiert sind und nicht der Rechenleistung.
Ach so, Du meinst DMA. Ja, der ist im Moment bei dGPUs auf x86-PCs noch auf PCIe angewiesen. Wollte AMD da aber nicht gerüchteweise auch schon mal ran gehen? (fällt mir nur gerade so ein, soll kein Kontrapunkt zu Deiner korrekten Erklärung sein)
