Piktogramm
Admiral
- Registriert
- Okt. 2008
- Beiträge
- 9.178
RISC-V ist nur eine ISA-Definition. Die CPU muss man da noch komplett selbst entwickeln. Hat man die CPU muss man dann noch schauen welche Patente man damit berührt, woher man die IP für Bus-Systeme, PLLs, ADCs/DACs etc. bekommt. Das lohnt für die aller meisten Bausteine überhaupt nicht, da an Eigenentwicklung zu denken.homer0815 schrieb:Wenn die Autohersteller etc schlau wären, sollten sie auf RiscV setzen um Lizenzahlungen zu entgehen. Aber irgendwie scheint es keinen zu interessieren.
Am ehesten noch wäre sowas interessant für Bosch, Continental und Vergleichbare Zulieferer, da steht aber der Aufbau einer Entwicklungsabteilung und die Entwicklung eines mittelprächtigen Risc-V Bausteins mit einem dreistelligem Millionenbetrag ins Haus.
@Mad-Ric
Welcher Trend zu spezialisierten Kernen? Das nahezu jede Peripherie einen eigenen µProzessor hat wurde mit dem Ende des C64 zur Realität. Das ist kein Trend, das ist schlicht eine Notwendigkeit um der Komplexität mittels Kapselung einzelner Aufgaben Herr zu werden, die HauptCPU soweit wie möglich von Interrupts zu entlasten (die hauen in Masse wirklich rein) und auch um Energieeffizienz zu erreichen. Jeder Ethernetbaustein hat eine eigene µCPU, jedes Wlan/BT Modul, USB-Controler, Sound,..
Stell dir vor, die HauptCPU bekäme während sie einen Prozess ausführt ein Interrupt für jedes Ethernetframe welches eintrudelt. Dann müsste die CPU ihre L1 Caches Data und Instruction leeren[1], die Instructions für die Berechnung von Ethernet und TCP/IP laden, den Ethernetframe selbst in den L1 Data schreiben und verarbeiten. Während die Speicheroperationen laufen, würden die Pipelines der CPU leer laufen, jedoch weiter am Takt/Power hängen. Liegen die Daten vor, braucht eine moderne CPU wenige dutzend bis Hundert Takte um den Netzwerkkram zu erledigen und würde dann zum alten Prozess zurück wechseln. Wieder mit leeren laufenden Pipelines[2]. Also einmal L1 invalidieren und die Instruktionen/Daten vom alten Prozess wieder aus dem nächst höheren Cache holen. Wenn man sowas für jede kleinsten Furz macht, ist die Energieeffizienz und Rechenleistung der besten CPU dahin. Wenn man einen Großteil davon auf kleinere CPUs abwälzen kann, ist viel erreicht.
Oder ganz menschlich: Homeoffice mit Kleinkindern zuhause vs. Arbeiten mit Kindern in Krippe/bei Großeltern
[1] bzw. in den nächst höheren Cache schreiben, wenn der nicht inklusiv ist.
[2] An der Stelle würde SMT mit 2 oder mehr virtuellen Threads je Hardwarekern helfen. Da wirft man aber schnell mehr Transistoren auf die SMT-Implementierung als auf einen eigenen Kern.