News Zen 5 effizient: Ryzen 9 9950X (ES) glänzt schon bei 120 Watt im Benchmark

[Snoopy69]

Beeindruckende Performance und gleichzeitig so effizient...
Mich freut besonders, dass AM5 (angeblich) bis 2027 halten soll (so funktioniert Nachhaltigkeit @ INTEL)

Mal schauen, wie die Preise aussehen werden

• 9600X - https://geizhals.de/amd-ryzen-5-9600x-100-100001405wof-a3202564.html
• 9700X - https://geizhals.de/amd-ryzen-7-9700x-100-100001404wof-a3202557.html
• 9900X - https://geizhals.de/amd-ryzen-9-9900x-100-100000662wof-a3202550.html
• 9950X - https://geizhals.de/amd-ryzen-9-9950x-100-100001277wof-a3202478.html

Und wann sollen X870-/X870E-MBs erscheinen?

btw:
Kann man mit Oktober/November für X3D rechnen?

 

[Taxxor]

Eben, es sind immer dieselben ca 15% IPC auf Zen 2, auf Zen 3, auf Zen 4 und jetzt eben auf Zen 5.
Also genau im Rahmen der realistischeren Erwartungen...

Nur dass Zen5 die erste Gen ist, wo die IPC Steigerung das einzige ist, während bei allen anderen Gens weitere Dinge dazu kamen, sei es mehr Takt, mehr Kerne oder mehr Cache

 

[Snoopy69]

@Taxxor
Natürlich ginge auch mehr, aber warum unnötig Pulver verschießen, wenn man eh schon vorne ist?

 

[Taxxor]

@Snoopy69 Das gleiche hat sich Intel wohl auch gedacht als sie vorne waren, dann gings auf einmal ganz schnell^^

Zudem sind sie ja nicht überall vorne, die Gaming Performance von Zen5 wird erstmal unterhalb der von Zen4 X3D sein und damit auch unterhalb von Raptor Lake.
Die Anwendungsperformance dürfte gegen Arrow Lake auch ne knappe Kiste werden im High End, und im Mittelfeld von 9600X und 9700X wird man verlieren, weil man nicht genug Kerne hat.

 

[Snoopy69]

@Snoopy69 Das gleiche hat sich Intel wohl auch gedacht als sie vorne waren, dann gings auf einmal ganz schnell^^

Und schon kommt die nächste CPU und die Leute kaufen es. Genau so macht AMD/INTEL Geld

 

[BAR86]

Nur dass Zen5 die erste Gen ist, wo die IPC Steigerung das einzige ist, während bei allen anderen Gens weitere Dinge dazu kamen, sei es mehr Takt, mehr Kerne oder mehr Cache

was halt eben auch dran liegt, dass kein neuer Prozess im Spiel ist.
Weshalb es ja etwas neugierig macht, warum man bei den Folien zu Zen5 immer wieder mal N4/N3 gesehen hat, vielleicht kommt ja mal ein Wechsel dazwischen wo es dann mehr Cache gibt und sonst kommt halt mehr Cache und andere, kleinere Änderungen bei Zen 6

 

[SaschaHa]

@BAR86
Zen 5 wird ja nicht nur bei Ryzen 9000 eingesetzt, sondern auch bei den APUs wie etwa Strix-Point (aka Ryzen AI 300), die zumindest schonmal in N4 gefertigt werden. Ob, wo und wann schließlich noch ein Shrink auf N3 kommt, bleibt dann noch offen. Ggf. betrifft das dann aber erst Zen 6.

Besonders interessant an Strix-Point ist, dass dort bereits Zen 5 mit Zen 5c kombiniert wird. Bleibt abzuwarten, welche Weg AMD in Zukunft im Desktop (nach Ryzen 9000) einschlägt.

 

[BAR86]

@BAR86
Zen 5 wird ja nicht nur bei Ryzen 9000 eingesetzt, sondern auch bei den APUs wie etwa Strix-Point (aka Ryzen AI 300), die zumindest schonmal in N4 gefertigt werden. Ob, wo und wann schließlich noch ein Shrink auf N3 kommt, bleibt dann noch offen. Ggf. betrifft das dann aber erst Zen 6.

Ich hoffe ja immer noch, dass man einfach einen 16 Kern CCD auflegt in N3, den kann man ja dann im 16 Kerner, 16-Kerner mit 3D Cache (aber dann halt alle Cores am Cache dran statt nur die Hälfte) und natürlich für noch effizientere Server verwenden... umgekehrt kann AMD natürlich auch warten bis Zen 6 kommt

 

[ThirdLife]

• Es gibt Kombinationen, die weitaus mehr Sinn machen, so zum Beispiel eine Kombination aus einem X3D-Die und einem "c"-Die. Das wäre vermutlich - aufgrund des ausbleibenden zusätzlichen Packaging-Schritts gegenüber einem Dual-X3D-Modell - günstiger, und würde im MT deutlich mehr Leistung garantieren.

Das wäre die Option die ich mir für eine weitere Leistungssteigerung im Desktop-Bereich eigentlich gewünscht hätte. 8C Zen5 X3D + 16C Zen5c und somit 24 Cores und 48 Threads. Spiele und Anwendungen gleichermaßen abgedeckt.

Das wär der perfekte Allrounder und DIE Killer-CPU schlechthin. Intel hätte nichts dagegen im Angebot und wäre sowas von hart aus dem Rennen. Stattdessen die "Langweiler-Lösung" vom Vorjahr als lauen Zen 5 Aufguss. Bisschen enttäuscht bin ich schon auch wenn ichs sowieso kaufen werde weil ich jede Verbesserung gerne mitnehme.

 

[Alesis]

Eine CPU mit zwei x3D CCDs wird kommen so sicher wie das Amen in der Kirche.

Da bin ich anderer Meinung. Um bei deiner Religion zu bleiben, glaube ich an ein 12 Kerne Chiplet mit 3D Cache und an ein 20-24 Kerne Chiplet mit C Kerne.

@KitKat::new()
Ja ja, die Idle Geschichten. Deswegen beschreibt auch CB in ihren Tests Leerlauf.
Ich benutze auch den Begriff Leerlauf. Denn auch ich habe mehrere Tabs offen und möglicherweise Steam. Wenn ich aber 3 Minuten nichts am PC mache, geht mein System in Standby. Ich wüsste bei meinen Anwendungsprofil keinen Grund, warum ich solch eine Situation länger als 3 Minuten laufen lassen sollte.

 

[Novasun]

AMD baut ein 8C X3D CCP und packt dazu dann ein 8C Zen4C oder Zen5C Package

Ehm dir ist schon klar bei gleich großen Dies müsste es ein 16c Zen4c sein.
Aber eine solche Kombi würde in meinen Augen nur im Mobilen Segment Sinn machen. Gut bei einem sparsamen Desktop auch...

Aber weder im Produktivbereich noch im Gaming sehe ich da jetzt so den Mehrwert...

 

[Alesis]

Ergänzend zur Meinung von @Novasun schreibe ich noch, dass ein nur 8C Kerne Chiplet keine Chance gegen die 16E Kerne von Intel haben wird.

 

[AlphaKaninchen]

Wenn ich aber 3 Minuten nichts am PC mache, geht mein System in Standby. Ich wüsste bei meinen Anwendungsprofil keinen Grund

Solange es keine Cores gibt die klein genug sind um simple Aufgaben dauerhaft auch im Standby zu machen für mich nicht praktikabel... Eine PS4 hatte vor Jahren schon einen ARM Chip um Spiele im Standby herunterzuladen. Ich möchte so etwas nur halt für Systemd damit dieses auf einen Websocket Request warten kann und den Rest Weckt und den Service zu dem Websocket startet. (Mit S0 und Modern Standby sollte das gehen)

Aktuell muss man sich das mit OpenWRT und Wake in LAN basteln...

Für den Raspberry Pi gab es grade erst einen Patch um dem näher zu kommen, mal schauen wann dann ein Turing Pi sparsamer ist im Idle als ein Odroid H4 Ultra mit mehreren VMs

Desktops im eigentlichen Sinne habe ich keine, meine Notebooks Klappe ich bei nicht Benutzung zu und dann gehen die in Standby...

 

[Alesis]

Etwas herunterladen ist kein Leerlauf.

 

[AlphaKaninchen]

@Alesis für diese CPUs aber auch nichts das die auch nur im Ansatz auslastet. Mal ganz davon abgesehen das ich vom warten auf Netzwerkanfragen (Websocket Request) schrieb, dabei ist die Kiste so dermaßen Idle das der Workaround aktuell ist sie auszuschalten und dann per Wake on LAN Wecken wenn der Router feststellt das anfragen kommen.

 

[bensen]

Aber eine solche Kombi würde in meinen Augen nur im Mobilen Segment Sinn machen. Gut bei einem sparsamen Desktop auch...

Aber weder im Produktivbereich noch im Gaming sehe ich da jetzt so den Mehrwert...

Im Produktivbereich sind 16 langsamere Kerne schneller und effizienter als 8 Schnelle.
Man muss sie halt auslasten können.

@Alesis
Darum geht es aber. Ob Leerlauf oder Mini Task ist doch Latte. Gerade die Mini Lasten sind ja relevant. Da kann man eben nicht einfach den Standby nutzen.

 

[Alesis]

@AlphaKaninchen
Ich verstehe nicht, wie dein beschriebenes Anwendungsprofil zusammen mit den Messungen auf CB im Leerlauf korreliert?

 

[Rockstar85]

Ehm dir ist schon klar bei gleich großen Dies müsste es ein 16c Zen4c sein.
Aber eine solche Kombi würde in meinen Augen nur im Mobilen Segment Sinn machen. Gut bei einem sparsamen Desktop auch...

Klar ist mir das klar... ich hab nur das 8C Zen5C Package vergessen.. Dass wir hier Trotz IF Lantenzprobleme haben werden, ist mir ebenso klar.. Mein Wunsch für Zen 6 ist eigentlich, dass der Stacked Cache, den IF weiter beschleunigt, damit alle CPU Kerne von dem Cache profitieren..
Und ja, stand heute ist das alles nicht Marktrelevant

 

[bensen]

Es gibt keinen 8C Zen5c Package.
Und wie soll ein Cache den IF beschleunigen?

 

[Rockstar85]

Und wie soll ein Cache der IF beschleunigen?

Es wird ein Stacked Cache kommen, auf dem alle Einheiten dann Zugriff haben.. Das ist so sicher, wie das Amen in der Kirche. Nämlich am dem Punkt, wo das Stapeln keine hohen Mehrkosten mehr verursacht. Und es geht nicht um den IF zu beschleunigen, sondern darum die Zwischen-CCX Kommunikation per Latenz zu verbessern.. Sobald AMD hier eine CCX Kommunikation erreicht hat, die der des Inner Ring entspricht, brauchen wir auch keine zwei Stapelcaches..

https://www.anandtech.com/show/16930/does-an-amd-chiplet-have-a-core-count-limit

Eigentlich ganz easy. Broadwell mit Side Channelram hat es damals vorgemacht. Und es wird in APU kommen, weil die Vorteile einfach auf der Hand liegen. Die andere Geschichte ist wie immer, die Preisfrage.

Und ja, stimmt mit den C Packages, da auch AMD hier nicht die Notwendigkeit noch sieht. Der Corecount pro CCX wird aber steigen. Ich tippe, dass zuerst mit Zen 6, die CCX angepasst werden.

Sowas halte ich aber für Überzogen:

https://www.pcgamer.com/hardware/pr...-reportedly-set-to-offer-its-own-16-core-ccx/