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NewsAMD Ryzen 3000: Details zu PCIe 4.0 bei Matisse und X570-Chipsatz
Das lässt sich aktuell schwer beurteilen, irgendwann ganz sicher.
Ich gehe [aus eben diesem Gründen] davon aus, dass Vermeer [Ryzen 4000] und der ebenfalls auf Zen 3 in 7nm+ basierende HEDT-Ableger, in 2020 bzw. 2021 [HEDT], die letzte Generationen auf AM4 bzw. TR4 sein werden.
Die 5-nm-Fertigung wird dann wohl neue Sockel bedienen.
Ich gehe [aus eben diesem Gründen] davon aus, dass Vermeer [Ryzen 4000] und der ebenfalls auf Zen 3 in 7nm+ basierende HEDT-Ableger, in 2020 bzw. 2021 [HEDT], die letzte Generationen auf AM4 bzw. TR4 sein werden.
Die 5-nm-Fertigung wird dann wohl neue Sockel bedienen.
Soviel ich mich noch erinnere, hat AMD auch nur drei Generationen (incl. Refresh) CPU Support für AM4 versprochen. Also wird nach Zen2 vermutlich ein neuer Sockel kommen.
Eher unwahrscheinlich sondern vermutlich erst mit AM5/TR5 Sockeln bzw. neuer CPU-Generation, denn urspruenglich war angedacht, dass DDR5 fruehestens 2021 aufschlagen soll und zusammen mit PCIe 5.0 (im Serverbereich) soll es bei Intel zumindest erstmalig nicht vor 2021 (mit Sapphire Rapids Prozessoren) kommen, wenn man der geleakten Intel Xeon Roadmap Glauben schenken mag (die zum urspruenglichen Zeitplan gut passt) .
Die CPUs sind ja eigentlich SoCs, da es eben auch einen internen Chipsatz gibt und der stellt 4 PCIe Lanes und 2 SATA Ports bereit, aber nicht zusammen, sondern zwei der PCIe Lanes sind mit den beiden SATA Ports geshared. Das war schon bei den Vorgänger CPUs so (bei den APUs gibt es teils Einschränkungen) und man erkennt es ja auch auf dem Bild. Es könnte auch gar nicht anders sein, da die Kompatibilität zu den anderen AM4 Board und der anderen Boards zu den neuen CPUs genau diese auch so erfordert. Das ist eben der Nachteil der Langlebigkeit des AM4: Bestimmte Dinge muss man weiterhin so machen wie bisher.
S.o. es gibt eben 4 PCIe Lanes oder 2 PCIe Lanes plus zwei SATA Ports vom internen Chipsatz der CPUs. Bei vielen B350 und B450 Boards werden diese beiden SATA Ports auch als normale Ports ausführt und fallen dann weg, wenn man den M.2 Slot belegt hat, egal ob mit einer M.2 SATA oder einer M.2 PCIe SSD.
duskstalker schrieb:
Man kann auch in den zweiten pcie slot ne adapterkarte für nvme stecken und da ein paar ssds unterbringen. 8x pcie 4.0 reicht für 4 Stück.
So eine Karte die 8 PCIe 4.0 auf 4 M.2 Slots aufteilen würde, gibt es noch nicht, nur solche die x16 un viermal x4 teilen, dazu muss der Slot aber PCIe Lane Bifurcation unterstütze oder man nimmt eben einer der teuren Karten mit PLX Chips.
Gerade bei den M.2 Slots sollten aber die X570er Board mehr bieten, denn der X570 bietet ja nun mehr Lanes, nur leider sagt das Bild auch nicht genau wie viele es sind und wie viele SATA Ports es gibt. Die Gerüchte berichten 8+4+4 PCIe 4.0 Lanes und 4+4+4 SATA Ports, wobei diese +4 jeweils entweder PCIe Lanes oder SATA Ports sein können, also 8 PCIe Lanes und 12 SATA Ports, der 12 Lanes und 8 Ports oder 16 Lans und 4 SATA Ports, plus der schon erwähnten des internen Chipsatzes und natürlich der 16 Lanes für die Graka(s).
Müritzer schrieb:
ein Vergleich zu den bisherigen Prozessoren ist fast nicht möglich, da es eine komplett neue Architektur ist.
So komplett neu ist die Architektur nicht, sie eigentlichen Kerne wurden nur optimiert und es wurden eben der Bereich der Kerne und der Unocre Bereich auf unterschiedliche Dies (Chiplet und I/O Chip) aufgeteilt, aber diese sind weiterhin über die IF verbunden, genau wie sie das auch auf den Zeppelin Dies sind.
Nicht nur bei TrippleSlot, auch bei Dual-GPU (egal ob SLI oder CF) Konfigurationen. Da gerade der X570 für derartige System genutzt werden dürfte, wäre es tödlich wenn die Mainboardhersteller dann wegen eines höhen Chipsatzkühlers den Einbau langer Karten verhindern würden.
Was so manche eben vergessen wenn sie die TDP früherer Chipsätze als Vergleich ranziehen: Damals war es die Northbridge die so hohe TDPs hatte, da waren Controller des RAMs und der PCIe Lanes drin, beides sitzt nun innerhalb der CPUs. Die NB waren direkt neben der CPU platziert und deren Kühler waren so ausgerichtet, dass sie vom Luftstrom der CPU Kühler, die ab Werk immer Top-Blower sind, mit gekühlt werden. Die Southbriges haben auch damals nur wenige Watt TDP gehabt, weit weniger als die 15W die man dem X570 nachsagt.
RYZ3N schrieb:
Wenn Intel im Desktop [frühestens] 2021 oder [eher] 2022 endlich auf 10nm wechseln wird, muss sich zuerst einmal zeigen ob die 10nm Node mit dem extrem ausoptimierten 14nm+++ mithalten kann.
Aber alles deutet darauf hin, dass Intel die U Serie Notebook von Ice Lake schon baut und im nächsten Jahr auch die Ice Lake-SP Server CPUs auf den Markt bringen wird. Bei letzeren dürften die Dies groß sein, weiß größer als bei den Desktop Mainstream CPUs. Wenn Intel sich also mit denen in 10nm so viel mehr Zeit lässt, dann kann dies nur einen Grund haben: Man bekommt nicht genug Takt hin, denn so war es bei den ersten 14nm CPUs, den Broadwell ja auch. Daher wundert es mich umso mehr, wenn AMD im neuen 7nm Prozess sogar weit bessere Taktraten als bei den 12nm CPUs schaffen soll.
RYZ3N schrieb:
Man kann IPC nicht in Takt umrechnen bzw. beides zu einer völlig fiktiven Taktfrequenz kombinieren.
Allerdings und ebenso weiß ja wohl jeder, dass man die PCIe Lanes des Chipsatzes für Slots, M.2 SSD, Lan / WIFI Karten, Kartenleser etc. verwenden kann.
Sunjy Kamikaze schrieb:
Ich bin mal gespannt wo der 3000 TR dann landet mit den ganzen PCI Lanes müssten dann dort ja 2-3 Lüfter auf dem Mainboard werkeln.
Es ist noch gar nicht klar, ob es überhaupt TR auf Zen2 Basis geben wird, aber in Rome dürfte das Problem ebenso und noch schlimmer sein, denn der hat ja nochmal mehr PCIe Lanes.
RYZ3N schrieb:
In Sachen IPC war zudem immer von 8-12% bzw. 15% Mehrleistung pro Kern [Single Thread Performance] die Rede.
IPC steht eindeutig für Instructions Per Cycle, da gibt es keine zweite Deutungsmöglichkeit und Per Cycle bedeutet, dass es immer vom Takt unabhängig ist. Die Single Thread Performance ist immer die IPC mal dem Takt, wer die IPC mit der Single Thread Performance verwechselt oder gleichsetzt, der hat einfach keine Ahnung und dessen Beiträge oder Artikel braucht man nicht weiter zu lesen oder Videos weiter anzuschauen, denn dann kann nur noch mehr Blödsinn kommen.
RYZ3N schrieb:
Das sieht man schon alleine daran, dass sich der Ryzen 7 2700X mit PBO bei einem Boost von 4,35 GHz gerne mal 1,5-1,525v genehmigt, natürlich ebenfalls kurzfristig.
Willst du nun 1,5v oder mehr dauerhaft auf den 2700X prügeln? Nicht möglich, nicht im Rahmen des Korsetts in dem sich eine solche CPU bewegt.
AMD schnürt das Korsetts eng, Intel nicht und dann werden deren CPUs als Hitzköpfe gebrandmarkt. Wie man es macht, macht man es falsch, aber bei Intel hat es wenigstens jeder User über die Einstellung des Power-Limits selbst in der Hand.
latexdoll schrieb:
Soll der Nachfolger vom Ryzen 3000 (Zen2+ / Zen3) auch auf den Sockel AM4 laufen oder kommt ein neuer ?
Wo die Möglichkeit besteht auf PICe 5.0 und DDR5.
AM4 soll bis 2020 blieben, ob dies nun bis Ende 2020 bedeutet oder ob der nächste Sockel dann doch 2020 erscheint, wird man abwarten müssen. Aber ich denke nicht, dass 2020 PCIe 5.0 oder auch DDR5 RAM im Mainstream kommen werden, von daher wäre es für AMD sinnvoll an AM4 festzuhalten, bis dann 2021 oder auch 2022 AM5 eben mit DDR5 und PCIe 5.0 kommen könnte. 2020 wäre zu früh dafür und wenn man dann nicht nach 2 Jahren den nächsten Sockel bringen oder meterlange Kompatibilitätslisten pflegen, was denn nun mit welche CPUs auf welchem Board geht, dann wäre es schlauer mit AM5 zu warten bis beides auf die Mainstream Consumer Plattformen reif ist. Gerade bei RAM dürften die ersten DDR5 Riegel nämlich alles andere als günstig werden, die ersten DDR4 Riegel waren es auch nicht.
Da wäre zuerst die Frage zu klären, in welchem Sinne ein Sockel ein Nadelöhr sein kann. Wenn es um die Anzahl der RAM Channels und PCIe Lanes geht, ist er schon ein Nadelöhr weil eben nicht mehr PCIe Lanes oder RAM Channel möglich sind, auch wenn das Nadelöhr dann eigentlich der RAM Controller bzw. die Speicherbandbreite sind. Bei den PCIe Lanes, die man dann eben am externen Chipsatz bereitstellen muss, wird dann dessen Anbindung zum Nadelöhr, aber breiter kann man sie nicht machen, wenn der Sockel eben nicht mehr Pins dafür bietet. Auch bei der maximale Leistungsaufnahme kann er eines sein, wenn er nicht genug Pins für die Spannungsversorgung bietet. Wenn also der Sockel das Nadelöhr ist, wirst Du es so direkt nicht erkennen, da es an anderen Ecken kneifen wird.
Dann ist es vermutlich noch nicht lange her dass Du Deine erste AMD-Folie betrachtet hast. AMDs Folien-Praktikant war früher ein running gag und seine Folien mitunter dermaßen peinlich dass man sich fragen musste was der wohl alles getan hat um seinen Job zu bekommen.
Fast, würde ich sagen. Die Flut an PCIe 4.0 Lanes ist natürlich klasse und auch, dass es sowohl die CPU als auch der Chipsatz zur Verfügung stellen. Dass es aber nach aktiver Kühlung schreit (hallo Chipsatzkühler mit kleinem Lüfter!), das ist etwas ärgerlich und auch unerwartet.
Mal eine Verständnisfrage.
Wenn ich meine 1080ti in den PCIe Steckplatz stecken würde und eine Erweiterungskarte (für SATA oder M.2) nutze hätte ich ja nur noch PCIe 4.0 x8.
Würde meine 1080ti dann nicht trotzdem nur mit PCIe 3.0 x8 laufen?
Ist ja schließlich keine PCIe 4.0 Karte.
Sofern der Leak keine Fälschung ist, dürften dann wohl auch Mini-ITX-Mainboards für Ryzen 3000 mit zwei M.2-Schnittstellen für platzsparende und schnelle MVME-SSDs zu erwarten sein, oder?
Es ist noch gar nicht klar, ob es überhaupt TR auf Zen2 Basis geben wird, aber in Rome dürfte das Problem ebenso und noch schlimmer sein, denn der hat ja nochmal mehr PCIe Lanes.
Kenne jetzt die Spezifikationen von den Chipsätzen für TR4 und SP3 nicht, aber dürften da nicht die meisten Lanes eh von der CPU kommen? Dann macht der Chipsatz auch nicht viel mehr, als bei X570, vielleicht sogar eher weniger.
Ergänzung ()
Martinfrost2003 schrieb:
Würde meine 1080ti dann nicht trotzdem nur mit PCIe 3.0 x8 laufen?
Ist ja schließlich keine PCIe 4.0 Karte.
Richtig.
Man muss die Lanes als einzelnes betrachten, einfach so können diese ja nicht die Bandbreite teilen. Die Lanes sind ja hart verdrahtet, mit einen Switch dazwischen, der eben entweder 16+0 oder 8+8 Lanes draus macht. Trotzdem bleiben die Lanes für sich parat.
Das kann dir hier noch keiner beantworten, Spezifikationen vom B550 sind noch nicht bekannt. Der B550 dürfte auch, wie die Chipsätze zuvor, nicht von AMD entwickelt worden sein. Ob es dann nur ein Refresh des B450 ist und damit nicht einmal PCIe 4.0 unterstützt, oder ob es ein neues Modell, welches dann immerhin zur CPU mit PCIe 4.0 angebunden ist oder auch sonst noch mehr kann, werden wir erst sehen, wie die Spezifikationen aussehen.
Bisher war der Unterschied zwischen B450 und X470 ja nicht sonderlich hoch, sodass erst einmal der X570 sich richtig vom Rest absetzen dürfte. Beim B550 erwarte ich keinen großen Sprung, Vorteil dürfte in jeden Fall aber ein bereits Matisse-fähiger BIOS ab Werk sein.
Das kann dir hier noch keiner beantworten, Spezifikationen vom B550 sind noch nicht bekannt. Der B550 dürfte auch, wie die Chipsätze zuvor, nicht von AMD entwickelt worden sein. Ob es dann nur ein Refresh des B450 ist und damit nicht einmal PCIe 4.0 unterstützt, oder ob es ein neues Modell, welches dann immerhin zur CPU mit PCIe 4.0 angebunden ist oder auch sonst noch mehr kann, werden wir erst sehen, wie die Spezifikationen aussehen.
Bisher war der Unterschied zwischen B450 und X470 ja nicht sonderlich hoch, sodass erst einmal der X570 sich richtig vom Rest absetzen dürfte. Beim B550 erwarte ich keinen großen Sprung, Vorteil dürfte in jeden Fall aber ein bereits Matisse-fähiger BIOS ab Werk sein.
Das hängt vom Board ab, die meisten X570er dürfte wie die S.1151(v2) Boards die M.2 Slot mit Lanes vom Chipsatz anbinden und nicht die Lanes von der Graka abzweigen. Aber dies kann von Board zu Board und Slot zu Slot unterschiedlich sein. Aber die 1080TI hat ja nur PCIe 3.0 Lanes, die wird auch an einem Slot mit PCIe 4.0 Lanes nur mit der PCIe 3.0 Geschwindigkeit laufen können.
Martinfrost2003 schrieb:
Würde meine 1080ti dann nicht trotzdem nur mit PCIe 3.0 x8 laufen?
Ja, denn die kann kein PCIe 4.0, also laufen die Lanes nur mit den 8Gb/s von PCIe 3.0 und nicht mit den 16Gb/s von PCIe 4.0 Bei PCIe gilt immer, dass die Verbindung bzgl. der Anzahl und Geschwindigkeit der Lanes jeweils nur der jeweils kleinste gemeinsame Wert von Slot und Karte ist. Eine PCIe 3.0 x16 Karte in einem Slot mit 8 PCIe 4.0 Lanes, erzielt also nur eine PCIe 3.0 x8 Verbindung.
Ozmog schrieb:
Kenne jetzt die Spezifikationen von den Chipsätzen für TR4 und SP3 nicht, aber dürften da nicht die meisten Lanes eh von der CPU kommen?
Hat EYPC überhaupt externe Chipsätze? Bei TR ist es der X399, der dem X370 entspricht, aber ja, die ganze PCIe 3.0 Lanes beides Plattformen kommen nur direkt von der CPU.
Selbst die Gerüchteküche sagt nichts zum B550 aus. Die will nur wissen, dass nur der X570 PCIe 4.0 (dabei rede ich nicht von den Lanes die von der CPU kommen) haben wird. Ob der B550 dann nur ein umgelabelter B450 sein wird, also wieder nur mit PCIe 2.0 Lanes oder ob der wenigstens PCIe 3.0 Lanes bekommt und wenn ja, wie viele, weiß noch keiner.
Warte mit der Entscheidung bis die konkreten Boards auf dem Markt sind, denn unabhängig davon was die Chipsätze können, nutzt jedes Board diese Möglichkeiten unterschiedlich. Der X570 soll ja 8+4+4 PCIe Lanes und 4+4+4 SATA Ports haben, aber insgesamt eben nur 20, als entweder 8 Lanes und 12 SATA Ports, 12 Lanes und 8 Port oder 16 Lanes und 4 Ports. Mit 12 SATA Ports wäre es eine tolle Basis für eine Heimserver als Selbstbau NAS, aber was nutzt es jetzt schon darüber nachzudenken, wenn am Ende nicht ein Hersteller ein Board anbietet, welches diese Option bietet, weil alle davon ausgehen, dass kein Mensch sowas will und sie lieber einen weiteren M.2 Slot verbauen? Eben, rein gar nichts! Zählt also keine ungelegten Eier!
Auch wenn die Plattform Ryzen 3000 / X570 im wesentlichen so aussehen mag, ist die "Folie" selbstverständlich eine Fälschung.
Ausdrücke wie "Diagram is representative of Zen2 CPUs" und "AMD 500-Series Chipset Engineering Interlock" würde ein (US-)Engländer nie schreiben.
Da eine Plattform dargestellt werden soll, ist klar, daß hier ein Repräsentant der Zen2 CPUs dargestellt wird. Das wird nicht extra erwähnt.
Ebenso ist beim 'Interlock' (dt. Verspannen) aus dem Zusammenhang klar, ob dieser elektrisch/technisch, mechanisch oder geologisch zu verstehen ist. Die Interpretation (engineering = technisch) wird nicht explizit genannt.
Zudem habe ich einen Rechtschreib- und Layoutfehler wie beim "PCIe Ge Gen4" noch auf keiner offiziellen Darstellung gesehen.
Und die Steckerbildchen von HDMI und DisplayPort hinter der 'GPU' sind so hübsch wie überflüssig.
Sie lassen das ganze doch ein wenig nach Mahjongg aussehen.
Denke ich nicht. Präsis bei AMD sind sehr oft so. Da sind natürlich Fehler drin wie bei jedem anderen Hersteller auch, denn die macht da ja auch nicht der Chef selbst, sondern der Hiwi oder Prakti. Zumal sie in der Regel ja auch Teil einer Erklärung vor Ort ist, wo genauer auf diese Dinge eingegangen wird. Es ist nur unterstützendes Material, nicht das Non-Plus-Ultra.
Am Ende glaub ich HKEPC 10 Mal mehr als YouTubern.
Und ich bei meinem B350. PCIe 4 benötige ich schlicht noch längst nicht und auch eventuell mehr Lanes und Anschlüsse vom Chipsatz auch nicht. Neu kaufen kann ich immer noch, wenn mir irgendwann was fehlt.
Ryzen 3000 als CPU (Codename Matisse) wird demnach über insgesamt 24 PCIe-Gen4-Lanes verfügen. Vier davon sind für die Anbindung an den X570-Chipsatz bestimmt, womit noch 20 für andere Geräte verbleiben.
War doch klar seit Release Ryzen 1. Das gibt der Sockel ja vor und da Ryzen 3000 auf AM4 kommt kann es nur auf das rauslaufen was nun offiziell ist. Rein technisch konnte es nur bei 20+4 bleiben oder soll AMD Pins beim bestehenden Sockel dazu zaubern?
Einzig der Chipsatz selbst war / ist offen.
Aber ja wow, die Seite konnte 1 und 1 zusammenzählen. Wahnsinn ^^
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