WommU schrieb:
ziehen sich hoch daran, dass AMD diesbezüglich gelogen hätte.
Das AMD nicht so ganz korrekte Angaben macht, ist bei RYZEN normal, so hat z.B. der X370er Chipsatz 8 SATA Ports statt nur 4, wie AMD angibt und auch keine 4 PCIe 3.0 Lanes (beim externen Chipsatz!), aber vermutlich 2, zumindest scheint es so, da bei einem MSI X370er Board dort ein ASMedia USB 3.1 Gen 2 Controller dran zu hängen scheint. Nun heißt es die externen Chipsätze für AM4 haben keine PCIe 3.0 Lanes, der X399 soll aber 2 haben. Irgendwie schafft es AMD offenbar nicht die Details seiner Produkte korrekt zu kommunizieren.
rg88 schrieb:
Nein, die Aussage war "zu 99,x%" verwendbar.
Eben und als Abstandshalter zu dienen ist auch eine Verwendung, so wäre der Wert schon extrem hoch, zumal für so einen komplexen Chip aus einem noch recht neuen Fertigungsverfahren.
rg88 schrieb:
zum anderen passt AMDs Aussage, dass die besten Dice auf TR kommen sonst nicht.
Was dann auch wieder so eine Aussage ist die allenfalls für die beiden aktiven Dies stimmt, die beiden anderen kann man wohl kaum als die besten Dies bezeichnen
rg88 schrieb:
Ich denke eher, dass b2-chips exakt die selben sind wie b1 und nur eine Art "branding" bekommen, dass sie fuer server sind.
Und ich vermute, dass AMD beim B1 Stepping einen Fehler im RAM Controller hat, der diese nur mit UDIMM nutzbar gemacht hat. Bei der
ersten Demo damals noch als Naples wurden nur 16GB DIMM verwendet und die Angaben auf den Folien auf Basis dieser Größe gemacht, die die maximale Kapazität für UDIMM ist:
Das ist natürlich für eine solcher Server CPU inakzeptabel, dies wusste auch AMD und hat das gefixt bevor EYPC auf den Markt gekommen ist und dafür musste eben das neue Stepping her. RYZEN sind Desktop-CPU, auch Threadripper gehört zur RYZEN Familie und wird als High-End Desktop vermarktet, RDIMM oder LRDIMM Unterstützung brauchen, werden diese weiter mit Dies des B1 Steppings versorgt. Entweder weil diese weiter produziert werden und nur eine Fertigungsanlage die neuen Masken hat, oder weil noch genug vorhanden sind oder es sind B2 Steppings die sich nur weiter als B1 ausgeben, immerhin wurde ja der Linux Bug bei RYZEN die ab KW25 gefertigt wurden auch gefixt. Dies könnte auch ein Bug gewesen sein der im B2 Stepping gefixt wurde, auch wenn das offiziell so nicht gesagt wird, aber das Thema Informationspolitik hatten wir ja schon.
Krautmaster schrieb:
Der Grund weshalb Intel auf Mesh Wechselt findet man kaum bei 4, 8 oder gar 12 Kernen auf einer Die. Das hat Langfrist Charakter. Gut Möglich dass das Mesh gar erst bei >16 Kernen gegenüber einem Ring in Vorteil ist
Irgendwo oberhalb von 10 Kernen soll die Zahl liegen ab der Mesh gegenüber dem Ringbus im Vorteil ist. Außerdem könnte ich mir vorstellen, dass Mesh dann auch bei MCM Vorteile bei der Verbindung mehrere Dies haben wird, da man so viele parallele Verbindungen zwischen den Dies schaffen kann. Irgendwann wird auch Intel auf MCM umsteigen, dies wird sich nicht vermeiden lassen.
Krautmaster schrieb:
auch AMD wird irgendwann nicht einfach 16 Die auf einen Interposer packen sondern die Anzahl der Kerne Pro Die erweitern.
Wenn ich mir die Abstände der Dies bei TR und EPYC ansehe, so dürfte AMD dort keine Interposer für die Verbindung verwenden, die wären in der Größe viel zu teuer. Wenn die Dies über Interposer verbunden werden, dann werden sie so eng wie möglich zusammen platziert.
Krautmaster schrieb:
wird dann interessant wie AMD das löst. 4CCX im Ring? ggf auch Mesh?
AMD hat sich schon darauf festgelegt die Infinity Fabric noch lange nutzen zu wollen, daher dürfte die auch weiterhin verwendet werden, auch bei 7nm CPUs die dann mehr als 8 Kerne pro Die haben werden. Die Frage wäre eher, ob man dann mehr als 4 Kerne pro CCX oder mehr CCX verwenden wird, ich würde eher letzeres vermuten.
Krautmaster schrieb:
Um dann genug TR liefern zu können kommen ggf gar absichtlich teil deaktivierte eigentlich gute Die zum Einsatz die dann zb auf 4/8 gestutzt werden - und die werden dann zb zusammen mit 2 absolut defekten verbaut.
Die Nachfrage nach solche mit weniger aktiven Kernen wird man eben kaum mit solche Dies befriedigen können die wirklich defekte Kerne haben, daher ist es einfach nicht zu vermeiden das absichtlich funktionsfähige Kerne deaktiviert werden. Dies ist bei der Strategie wohl kaum zu vermeiden, dürfte aber am Ende immer noch günstiger sein als unterschiedliche Masken für die CPUs mit unterschiedlich vielen Kernen zu bauen, die kosten nämlich richtig viel Geld.