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NewsAMD Ryzen Threadripper: 1950X aus dem Handel hat vier echte 8-Kern-Dies
Sieht spektakulär aus auf den Bildern - ich mag es, dass AMDs Strategie so schön aufging, eine große CPU aus kleinen Einheiten aufzubauen, was sogar schon Intel mit entsprechenden Seitenhieben (erfolglos) kommentiert hat.
Erinnert mich ein wenig an das Release der Fury X, als AMD jeder Packung als Goodie einen (defekten) Fiji-Chip noch beilegte. Jetzt bekommt man gar zwei, allerdings stecken die noch im Gehäuse fest.
Heile im Sinne von alles funktioniert fehlerfrei, kann ich mir nicht vorstellen. Heile im Sinne von "man kann sie irgendwie verwenden" wäre dann damit zu erklären, dass Dies die nicht mal zum RYZEN 3 taugen eben als Abstandshalter in Threadripper landen. Dann kommt man bei so großen und komplexen Dies auf 99,9%, sondern halte ich diesen Wert für extrem optimistisch.
toxic999 schrieb:
Wie soll TR denn sonst auf so viele PCIE Lanes kommen?
EYPC hat 128 PCIe Lanes und auch nur 4 Dies, jeder Die hat also mehr als die 16 + 4 für den Chipsatz + 4 vom internen Chipsatz (shared mit 2 SATA Ports) vom internen Chipsatz. Es gibt mindestens noch 8 weitere PCIe 3.0 Lanes die nach außen geführt werden können. Wäre es PCIe Lanes von allen 4 Dies, so hätte man auch die Möglichkeit 3 PCIe x16 Slots zu haben, aber kein X399er Board bietet dies, die haben alle nur zwei Slot mit 16 PCIe 3.0 Lanes und zwei mit 8 PCIe Lanes. Dann noch meist zwei M.2 mit 4 PCIe 3.0 Lanes, ggf. einen U.2 Port mit den 4 PCIe 3.0 Lanes des Dies bei dem dort kein Chipsatz dran hängt und dazu Slots mit PCIe 2.0 Lanes vom Chipsatz. Für mich sieht es daher so aus, als habe jedes Die 16+8+4(interner Chipsatz)+4(bei einem Die für die Anbindung des Chipsatzes genutzt) PCIe 3.0 Lanes und diese 8 werden bei AM4 CPUs eben nicht benutzt.
directNix schrieb:
Meine These: AMD Verbaut immer 4 belichtete Dies und macht sich vorher keine Mühe rauszufinden, welche wie gut funktionieren.
- Wenn alle 4 Dies funktionieren, dann EPYC
- Sobald 1 Die Ausschuss ist, dann Threadripper
Dagegen spricht: B1 Stepping für Treadripper und B2 Stepping für EPYC! Obndrein müssten beide Pinkompatibel sein, damit es klappen würde dies erst nach der Chipherstellung (also dem Verpacken der Dies zu Chips) machen wollte. Außerdem:
directNix schrieb:
Frage am Rande: Ist es überhaupt möglich, einen Die vor Verbau zu testen?
Das ist Standard, nennt sich Binning und wird bei jedem Wafer für jedes Die gemacht. Dafür gibt es extra Testschaltungen auf den Dies um dies schnell prüfen zu können.
dienst schrieb:
Wenn all diese Dies defekt sein sollen, müsste der Ausschuss ja bei 50% liegen.
Alle RYZEN haben die gleichen Dies und auch die Threadripper gehören zur RYZEN Familie!
Gorby schrieb:
Also wie wird das "tote" Stück Silizium entsorgt? Kann man das irgendwie kosteneffizient in neue Wafer umwandeln/einschmelzen oder ist die Entsorgung teuer?
Da das Grundmaterial für Wafer Sand ist und die Kosten dafür gering sind, kostet bei leeren Wafern vor allem die Herstellung des Monokristalls Geld, aus dem der Wafer geschnitten wird.
Wie Roman sagte, es wäre schon krasse Geldvernichtung da extra unbelichtetes Silizium, das schon die Kosten des Reinraums gesehen hat reinzupacken.
Da hätten es auch billige Metallplättchen von sonstwo getan.
fettes DANKE an Roman für die bestätigung seiner These.
AMD hat wohl nicht damit gerechnet das jemand 2x einen Threadripper "R.I.P.´t" um seine und unsere Neugier zu befriedigen.
Welch eine entspannte Diskussion hier.
Bei PCGH im ensprechendem Thread laufen die bekannten Hater gerade zu Hochform auf und ziehen sich hoch daran, dass AMD diesbezüglich gelogen hätte.
Allerdings ist die aufwändige Arbeit von Roman „der8auer“ Hartung nur bedingt aussagefähig. Ein Einzelexemplar. Er kann ja schlecht eine Versuchsreihe mit einer ausreichenden Zahl von CPUs bearbeiten. Dürfte sehr teuer werden.
Nein, die Aussage war "zu 99,x%" verwendbar.
Hier haben wir genau den Einsatzzweck der defekten Dice. Die 0,x % sind dann wohl Bruchware sie gar nicht verwendet werden können.
Das ist auch das einzige was Sinn macht. Kaputte Epycs sind eher nicht wahrscheinlich. Zu einen passt das Stepping nicht, zum anderen passt AMDs Aussage, dass die besten Dice auf TR kommen sonst nicht. Und dass dies eben stimmt sieht man an den vergleichsweise hohen maximal Taktraten
Ergänzung ()
directNix schrieb:
Meine These: AMD Verbaut immer 4 belichtete Dies und macht sich vorher keine Mühe rauszufinden, welche wie gut funktionieren.
- Wenn alle 4 Dies funktionieren, dann EPYC
- Sobald 1 Die Ausschuss ist, dann Threadripper
Frage am Rande: Ist es überhaupt möglich, einen Die vor Verbau zu testen?
Purer Quatsch, du hast noch nie die Herstellung vom ICs gesehen, oder? stepping ist anders und chips werden natuerlich vor dem verbau getestet.
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toxic999 schrieb:
Bin ich der einzige den das nicht wundert?
Wie soll TR denn sonst auf so viele PCIE Lanes kommen? Oder habe ich da einen Denkfehler?
Und wurde das nicht von vornherein so kommuniziert ?
Die dice werden nicht genutzt und haben entsprechend nichts mit den lanes zu tun.
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Du verwechselsr das mit der ct Bohrschablone. Das war aber ein Aprilscherz
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oldmanhunting schrieb:
Soviel zum Thema gute Yield Raten. Jeder von den (Dummy) Chips könnte ja auch ein R3 werden, der verkauft werden kann aber anscheinend reicht es dazu dann auch nicht mehr.
Was wäre schon ein AMD-Thread, wenn du nicht irgendeinen abwertenden Bullshit reinbringen könntest, gell -.-
Ergänzung ()
mxmb schrieb:
Na Epyc ist ja für den Server bereich. Oder nutzen sie beide gleiche Verpackung?
Und als Antwort auf Intels kommende 18Kern CPUs könnte ich auch 18, 20 oder 24 Kerner vorstellen.
Der Sockel und das Gehäuse sind identisch. Allerdings ist wohl die Pin-Belegung bei TR nicht voll ausgeführt, da ja nur 4 statt 8 Speicherkanäle und halb so viele Pcie-Lanes
Wie wäre es mit einer Antwort auf meine logische Frage?
Was ändert diese "Lüge" bitte an dem Chip selbst? Ist die Leistung plötzlich niedriger geworden oder was? Ich verstehe es echt nicht.
Und was ändert sich durch diese "Lüge" für den Kunden? Der bekommt doch immer noch den selben Chip mit der selben Leistung ohne Aufpreis oder ohne Probleme?
woher wissen wir denn dass es keine dummys sind?
was ist die definition von einem dummy muss dieser unbelichtet sein
hat amd explizit gesagt dass sie nur enbelichtete dummys verwenden?
@motul: es war eine interessante Sache, das abzuklären.
Grundsätzlich ist es aber vollkommen egal und irrelevant was da nun drin ist, was eh nicht genutzt wird.
Das eintige was derbauer damit erreicht hat ist den Trollen und Fanboys ein Argument zu liefern, auch wenn es keinerlei Sinn erfüllt
Bitte ein Beleg dafür, dass hierbei das Infinity Fabric schuld ist, so wie du es behauptet hast.
Ich erkenne hier nur einen bis zu 14% großen Unterschied, den man auch anhand des Takts erläutern könnte, da die Intel Prozessoren tendenziell höher takten und eine etwas bessere IPC haben.
Bitte zeig mir einen Test, der Taktbereinigt ist und deine Aussage belegt, dass das Multi Die Design und dessen Verbindungen (Infinity Fabric) dazu führen, dass die Leistung in Spielen so unfassbar gravierend und unentschuldbar hinter Intel liegt.
Letztendlich ist es doch egal und einzig wichtig ist die Performance, also was kommt "hinten" raus an Leistung.
Da die EPIC-Server-CPU´s von AMD die Basis sind und alle 4 Komplexe auf dem Die aktiv auf dem Chip haben, könnte es doch auch möglich sein den 3. bzw den 4. Complex auf dem Die zu aktivieren vom Threadripper, um den 18 Kernen vom I9 jederzeit begegnen zu können mit 24 bzw. 32 Kernen.
Konzeptionell ist hier AMD überlegen durch die Flexibilität.
Klar is die infinity fabric in gewisser hinsicht ein Flaschenhals, den man durch schnellen Speicher minimieren kann. Das selbe Problem hat aber Intel auf durch das mesh-Netz, selbst auf einem Die.
Das was du da aber con dir gibst godspeed ist unglaublichlich Inkompetent und zeigt, dass du keine Annung hast.
Die "toten" dice haben damit nämlich exakt gar nichts zu tun
Mal ganz ehrlich, wie doof muss man als Firma sein, bei so etwas vergleichsweise einfach Nachprüfbarem gleich mehrfach und auf Nachfrage zu lügen? Die haben doch geradzu darum gebettelt entlarvt zu werden!
Ich hoffe deine Antwort war ironisch gemeint, denn wenn nicht, dann ist das wohl einer der beschämendesten Beiträge der letzten Wochen.
Welchen Unterschied macht es ob dort zwei dummies drunter stecken (in der Übersetzung kann es sich um nicht funktionierende Exemplare handeln)?
Bei der GTX 970 hat Nvidia gelogen und betrogen und nur die wenigstens zogen die erforderlichen Konsequenzen.
Bitte lass deinen Post Ironie sein und mich abregen.
@computerbase107: dagegen speicht aktuell das andere Stepping von Epyc und am meisten ein Faktor: pro Die sind 2 Speicherkanäle da. Die TR-Plattform hat aber nur 4 Kanäle. Wie soll man dann die 4 zusaetzlichen kanäle der zwei weiter dice anbinden?
Abseits der Bullshit-Kommentare könnte man das Forum auch mal für eine wirkliche Diskussion zum Thema nutzen.
Was ich mich frage:
Sind auf Epyc wirklich andere Chips, also mit neuerem Stepping drauf? Es ergibt eigentlich keinen Sinn bei dieser Gleichteilstrategie dann plötzlich 2 Schienen zu fahren.
Wären auch Ryzen mit b2- Stepping erhältlich, oder zumindest die TR, dann ok.
Aber so passt das alles nicht zusammen.
Ich denke eher, dass b2-chips exakt die selben sind wie b1 und nur eine Art "branding" bekommen, dass sie fuer server sind. Das wird dann enstprechend als b2 ausgelesen und führt zu der "anderes Stepping"-Vermutung.
2 verschiedene Masken fuer fast gleiche Dice wuerden aber der Gleichteilstrategie total widersprechen
Klar is die infinity fabric in gewisser hinsicht ein Flaschenhals, den man durch schnellen Speicher minimieren kann. Das selbe Problem hat aber Intel auf durch das mesh-Netz, selbst auf einem Die.
Wobei der Zusammenhang zwischen Speichertakt und Fabric-Leistung nur "zufällig" auftritt, weil beide bei Zen in einer gemeinsamen Taktdomäne liegen. In einem verfeinerten Design wäre es genauso möglich, Fabric und Speichercontroller unabhängig voneinander zu takten.
Hat Irgendjemand einen Link parat zu der Aussage AMDs, daß unbelichtetes, schnödes Silizium verwendet wurde?
Oder hat AMD tatsächlich nur von Dummies gesprochen und ess war reine Auslegungssache der Medien und Foren?
Mal ganz davon ab, daß es wirklich scheissegal ist
Das denke ich nicht. 4 Kerne Pro Die ist zu wenig, dadurch wäre sie zu klein bzw der Maximal Ausbau an Kernen zu gering. Maximal 8 Die lassen sich aktuell zusammenschalten, ergo 2 Sockel mit je 4 Die. Bei Intel genauso, nur dass da eben 1 Sockel eine große Die hat. Bei AMD also 8x8 Kerne, bei Intel 8x28.
Sie aber dann fest gestellt haben das soviel Leistung verloren geht wegen diese umwegen von Kern zu Kern das man schuss endlich einfach 2 defekte Kern mit reingepackt hat.
Der Grund weshalb Intel auf Mesh Wechselt findet man kaum bei 4, 8 oder gar 12 Kernen auf einer Die. Das hat Langfrist Charakter. Gut Möglich dass das Mesh gar erst bei >16 Kernen gegenüber einem Ring in Vorteil ist - aber auch AMD wird irgendwann nicht einfach 16 Die auf einen Interposer packen sondern die Anzahl der Kerne Pro Die erweitern. Bei 7nm könnten das schon 16 pro Die sein und da wird dann interessant wie AMD das löst. 4CCX im Ring? ggf auch Mesh? Man wird sehen.
Ergänzung ()
EchoeZ schrieb:
Hat Irgendjemand einen Link parat zu der Aussage AMDs, daß unbelichtetes, schnödes Silizium verwendet wurde?
Oder hat AMD tatsächlich nur von Dummies gesprochen und ess war reine Auslegungssache der Medien und Foren?
find das eig ziemlich latte. Ich denke eher dass die Community vollkommen verpeilt davon ausgeht das 90% von defekten Die benutzbar sind. Viel eher muss der Defekt ja genau so gelegen sein dass sich dadurch dennoch eine funktionierende Die machen lässt.
Gut möglich dass total defekte Die (absolut nicht verwendbar) den weit größeren Teil stellen als die die zumindest als teildefekt noch verbraut werden können, was dann natürlich dazu führt dass man zumindest diese belichteten komplett defekten Die für sowas wie TR hernehmen kann.
Um dann genug TR liefern zu können kommen ggf gar absichtlich teil deaktivierte eigentlich gute Die zum Einsatz die dann zb auf 4/8 gestutzt werden - und die werden dann zb zusammen mit 2 absolut defekten verbaut. Ich denke die Yields sind heute nicht so schlecht. Da nur das TopModell auf voll aktive Die setzt dürften ganz generell fast alle CPU Dies absichtlich teil deaktiviert sein und nicht immer eine Resteverwertung darstellen.
Der Grund warum ein Die Abfall ist, ist ganz einfach:
Bei L3 cache oder kern defekten kann man selektiv abschalten. Ist der fehler im i/o bereich, dann is der die schrott und unbenutzbar.
Einzig logische Methode ist ihn wegzuwerfen oder eben als abstandshalten einzusetzen.
Und wen genau stört es, dass man genau das bekommt, was man bestellt und bezahlt hat? Der 1950X wird mit 16 funktionierenden Kernen beworben, die hat er und die bekommt man auch. Zu was ist also die "information" von 8auer gut, außer, dass er sich mal wieder ganz toll hervortun konnte? Genau, zu rein garnichts.
Für Interessierte zumindest gut zu sehen, wie solch eine CPU von innen aussieht.
Aber nichts aus dem Video (rasiert der Typ sich etwa die Arme? ) nachmachen, auch nicht mit Handschuhen an der Bohrmaschine (oder anderen Zerspanungsmaschinen) arbeiten...
) nachmachen, auch nicht mit Handschuhen an der Bohrmaschine (oder anderen Zerspanungsmaschinen) arbeiten...
